Xilinx Ise WebPack 9.1i SP 3, gated orasan babala

[cyboman]

Ako ay bagong sa digital na disenyo at hindi alam ang mga tool na. Ako gamit ang isang nexys 2 fpga at Xilinx Ise WebPack 9.1i SP 3 para sa pagbubuo at pagpapatupad. i code ng isang simpleng counter Johnson ngunit pagkatapos ng pagpapatupad i natanggap ang mga sumusunod na babala:

Nilikha netgen log file 'time_sim.nlf'. Isinasagawa ang C: \\ Xilinx91i \\ bin \\ NT \\ bitgen.exe-intstyle Ise-f "johnson_counter_top.ut" "johnson_counter_top.ncd" "johnson_counter_top" "johnson_counter_top.pcf" PhysDesignRules: 372-Gated orasan. Orasan net clk_out ay sourced sa pamamagitan ng isang kombinatoryal pin. Ito ay hindi magandang disenyo ng pagsasanay. Gamitin ang pin ng CE upang makontrol ang paglo-load ng data sa ang tingnan-sumalampak. Pagpapatupad ver1-> rev1: 0 error (s), 1 (mga) babala Pagpapatupad natapos na may babala (s).

disenyo Mukhang nagtatrabaho ngunit gusto ko pa rin tulad ng sa kung ano ang sabihin ng babala ang. Maaari isang tao kung ano ang ibig sabihin at kung paano i ayusin ang babalang ito. anumang tulong at mga pananaw ay appreciated.

 

[vipinlal]

Puwede ba kayong mag-post ng iyong code? - Vipin http://vhdlguru.blogspot.com/

 

[cyboman]

ito ay dito

 module johnson_counter_top (wire ng input [03:03] btn, wire ng input mclk, wire ng input [04:00] TK, wire ng output [07:00] ld); wire clk_out; clkdiv # (COUNTER_WIDTH ( 24), INDEX_WIDTH (5)) u0 (reset (btn [03:03]), clk (mclk), (TK) index, clk_out (clk_out));..... johnson_counter # (N (8)). u1 (clk (clk_out), reset (btn [03:03]), q (ld)...); clkdiv endmodule module # (parameter COUNTER_WIDTH = 24, parameter INDEX_WIDTH = 5) (output wire clk_out, wire ng input clk, reset sa wire ng input, input wire [INDEX_WIDTH-1: 0] index); reg [COUNTER_WIDTH-1: 0] counter; / / binary counter laging @ (posedge clk o posedge reset) simulan kung (reset == 1) simulan kontra

 

[dilinx]

Hi cyboman, Ang babalang mensahe mismo nagsasabi tungkol sa problema at solusyon. Sa FPGAs upang maiwasan ang tiyempo isyu orasan routing ay bibigyan ng isang espesyal na pangangalaga ... mo nakahilig hayaan ang orasan upang pumunta sa data path. Ito ay magbibigay ng babala .... Wala gate orasan, kung ito ay kinakailangan, gamitin ang mga mapagkukunan ng FPGA orasan (BUFGCTRL, BUFGCE atbp)

 

[vipinlal]

Kamakailan ko nakakita ng ganitong uri ng code dito: http://www.sunburst-design.com/papers/CummingsSNUG2003Boston_Resets.pdf Pumunta lamang sa pamamagitan ng pdf.They ipinaliwanag kung paano ang iyong code ay pagpunta upang makakuha ng synthesized sa ilalim ng kondisyon na ito at kung paano upang maiwasan ang mga tulad disenyo. - Vipin http://vhdlguru.blogspot.com/

 

[dilinx]

Hi cyboman, sa pamamagitan ng pagtingin sa ur disenyo ito ay malinaw na ang "clkdiv" module ng ur disenyo ay ipinatupad gamit ang LUTs at FFs .... ibig sabihin ng "clk_out" ay pagpunta sa mga data ng path .... Upang maiwasan ito gamitin DCM o PLL para sa module na "clkdiv" .....

 

[cyboman]

dilinx i Pinapahalagahan talaga ng tulong, ngunit may ay isang menor de edad problema. Ako talagang bagong sa digital na disenyo at mga fpgas sa pangkalahatan. Ako kaya bagong nito na kahit na basahin ang i tutorial na hindi ko maintindihan ang mga ito. Gusto ko Pinahahalagahan kung maaari mo ng tulong sa pagpapatupad ng iyong mungkahi. kung paano i gamitin ang DCM o PLL para sa clkdiv module? ito ay din ng tulong upang malaman kung ano ang DCM ay? (Sa tingin ko ko malalaman kung ano ang PLL ay, phase-lock loop). tulong ang anumang appreciated PS. alam ko na maaaring hindi naaangkop na magtanong ng mga katanungan tulad ng minahan sa mga forums tulad ng mga ito ngunit ako, tulad ng sinasabi nila, isang noob. i talagang gusto mong malaman, sa kasamaang-palad gayunpaman i walang isa malapit sa pamamagitan ng magturo sa akin o humingi ng tulong.

 

[dilinx]

PLL o DCM, u maaari costomize ito sa coregen at magbigay ng halimbawa ang mga ito sa iyong nangungunang module (sa lugar ng module na "clkdiv" )..... para sa karagdagang detalye tungkol sa DCM at PLL pumunta sa pamamagitan ng xilinx FPGA user gabay ..... kung u may anumang alinlangan na ipaalam sa akin .....