Urgent! [Dalas divider]

[jianhuachews]

Hi maaari kahit sino magbigay sa akin ang mga code vhdl para hatiin sa pamamagitan ng 50 circuit dalas divider gamit ang paltik-flops? Salamat sa adv.

 

[sv1437]

Ang ibig mo google para sa mga code? Maaari mong mahanap ang code para sa dalas divider online.

 

[vipinlal]

Narito ang code: [url = http://vhdlguru.blogspot.com/2011/03/clock-frequency-converter-in-vhdl.html] VHDL coding tip at trick: Orasan Dalas ng converter sa VHDL [/url]

 

[jimmy_tag]

Narito ang code: [url = http://vhdlguru.blogspot.com/2011/03/clock-frequency-converter-in-vhdl.html] VHDL coding tip at trick: Orasan Dalas ng converter sa VHDL [/url]

Wats up mr. cheater ... @ Jianhuachews: Narito ang code (synthesizable): [url = http://www.vhdlcodes.com/2010/08/vhdl-code-for-clock-divider.html] Lahat ng Tungkol sa VHDL code, PCB pagdisenyo at AVR: VHDL code para sa Orasan divider [/url]

 

[permute]

@ Jimmy_tag, hindi ako sigurado na inyong nakikita sa parehong mga naka-link na mga website. ang code sa pagitan ng dalawang ay naiiba. Halimbawa, subukan ang parehong mga bersyon na may hatiin ang halaga-set sa 2. Hindi nila kumilos ang parehong, sa iyong mga bersyon outputting 110110110110, at ang iba pang bumubuo ng 101,010,101,010. Ang iyong bersyon ay maaaring magpahiwatig dagdag na lohika habang ginagamit mo mas mababa-kaysa sa mga paghahambing, sa halip ng mga paghahambing =. parehong mga bersyon gamitin 1 karagdagang bit sa karagdagan, sa Vipin ay potensyal na inferring isang 32b karagdagan sa lahat ng kaso.

 kung (cnt = 1) pagkatapos cnt

 

[jianhuachews]

hey guys maaari kahit sino sabihin sa akin kung ano ang mga pagkakaiba sa pagitan ng paggamit ieee.std_logic_arith.all; at gamitin ieee.numeric_std.all;? Gayundin ... Ano ang ibig sabihin kapag "kung (counter <divide/2-1) pagkatapos" magpatuloy mula sa code .. Hindi ko maintindihan kung bakit dapat i gawin ito para sa isang hatiin sa pamamagitan ng 50 freq divider ..

 kung (rising_edge (Clk)) pagkatapos ay kung (counter <divide/2-1) pagkatapos ay counter

 

[jianhuachews]

programa ng

 library IEEE; gamitin IEEE.std_logic_1164.all; gamitin IEEE.numeric_std.all; entity lab3C ay port (Clk, nreset: sa std_logic; output_clk: out std_logic; divide_value: sa integer); dulo; architecture Ugali ng lab3C ay signal kontra, hinati: integer: = 0; simulan hatiin

 

[sanju_]

hi pagkakaiba sa pagitan ng paggamit ieee.std_logic_arith.all; at gamitin ieee.numeric_std.all; sol: kami ay hindi kailanman gamitin ang "ieee.std_logic_arith.all" library para sa synthesizable component. laging gumamit ng ieee.numeric_std.all. Ano ang ibig sabihin kapag "kung (counter <divide/2-1) pagkatapos" magpatuloy mula code. sol: kapag gusto mong 50 dalas divider circuit ikaw ay kinakalkula mula sa zero kaya 0-24 ((counter <divide/2-1) == (counter <(50 / 2) -1) == (counter <24)) pagbabago clk sa negatibong sa positibo o vice versa ikot ng kalahati ng isa pang natitirang kalahati cycle ..

 

[jianhuachews]

Oh .. Una ko naisip tht isang "hatiin sa pamamagitan ng 50 frequency divider" ay nangangahulugan na magkaroon ng 50 in_clk waveforms upang makabuo ng isang 1 out_clk waveforms. Ko lubos na walang ideya wht i ay ginagawa .. Salamat sa gayon magkano anyways

 

[sanju_]

hi "ko una naisip tht isang" hatiin sa pamamagitan ng 50 frequency divider "ay nangangahulugan na magkaroon ng 50 in_clk waveforms upang makabuo ng isang 1 out_clk waveforms" -> ay tama ngunit sa 25 na ikot o waveforms tumagal ng positibong antas at natitirang 25 ay magdadala sa mga negatibong antas ng sa gayon sa na linya sa iyong code nito pagbilang ay nagsisimula mula sa zero kaya nagtatapos sa 24 (counter <divide/2-1) sa tingin ito ay positibong antas at iba pang kondisyon (counter <hatiin-1) ay 49 (25-49 ng isa pang 25 cycle) tingin ito ay mga negatibong antas ..... kaya nito bilang 0-49 == 50 ... ito ay lamang dalas divider hindi ang code explaination mo binanggit sa itaas ...