Tulong sa OrCad, Leonardo at Xilinx FPGA

[Jeff Taylor-Jackson]

Hi sa lahat,
Ako bagong sa listahan at sa aking ulo dulo.Kasama ko sa ilalim ng presyon upang makumpleto ng isang disenyo-target ang isang lumang Xilinx xc4020.Ito ay bahagi ng isang mag-upgrade sa isang disenyo legacy.Ako ay gumagamit ng isang nakatutok sa PC na ito sapagkat ito ay ang isa lamang sa puno ang software sa itala mga aparatong ito!
Gumagamit ako ng OrCad 9.1 at Xilinx Ise 4.2.Ang synthesys na kasangkapan ay Leonardo.Ang disenyo ay ginawa gamit ang VHDL.Ang problema kapag dumating gayahin, at pag-ipon.Makuha ko ang mga pagkakamali na katulad
: Mali: [Load047] walang port 'a_in6' ay nakita para sa RDBK_MUX2 entity ''
(Ito ay isa sa aking mga multiplexers readback) Ang mensahe ng error ay ipapakita kapag ako ay sumulat ng libro o subukang gayahin.Strangely anumang indibidwal na mga bloke ng VHDL, ay hindi gawin ito, lamang sa buong disenyo.
Sa tingin ko error ay nagsasabi sa akin na wala akong busses (ibig sabihin a_in tulad ng nasa itaas) na konektado, ngunit ang mga ito ay ang lahat doon at ipinaliwanag sa ang code.
Kahit sino ang anumang mga ideya mula sa madilim at malayo nakalipas kung ano ito ay lahat ng tungkol sa?
Anumang tulong mapasalamat natanggap.
Kind Regards
Jeff

 

[news]

Redakcja magazynu Control Engineering Polska ma zaszczyt zaprosić Państwa do udziału w drugiej edycji bezpłatnego seminarium Roboty przemysłowe, które odbędzie się 11 maja 2011 roku w hotelu Kyriad Prestige w Warszawie.

Read more...

 

[jhallows]

Hindi lahat ng mga sangkap ay ipinatupad.Kung maaari mong gamitin ang isang mas mataas na bersyon ng orcad (10.3), maaaring mayroon kang mas magandang kapalaran dahil sa lib's namin redisigned upang suportahan ang 4.2.

Gayundin orcad hates dobleng Pins para sa xilinx aparato.Kaya't kung ikaw ay kinuha ng dalawang bloke VHDL sa iyong eskematiko maaaring kailangan mong baguhin ang Pins port.

 

[Iouri]

Puwede ba kaming makita ang code masiyahan?

 

[tkbits]

Ang ilang mga simulators hindi maayos ang suporta "direktang Instantiation", kahit na ang pagbubuo kasangkapan ay.

Kung ikaw ay gumagamit ng direktang Instantiation, maaaring kailangan mong gawing muli ang code na gamitin ang mas matanda at mas mahirap "sangkap" declarations upang tukuyin kung ano ang port signal ay magagamit para sa bawat nilalang.

Kung walang sangkap declarations sa buong disenyo, maaaring ito ay isang indikasyon na disenyo ay hindi kailanman kunwa.Ang disenyo ng baka ay debugged sa pamamagitan ng pagdadala ng panloob na signal sa ekstrang Pins para sa probing.

Kaya sa halip ng
Code:

U_XYZ: entidad myEntity port mapa (a => b);