Tulong sa akin sa aking Verilog code na pagdugtungin data bits

[Bartart]

hola! ito ay ang aking code, na maaari mong makita ang aking trabaho ay concate ang bahagyang mga piraso ng data na XXX1XXXX kung saan ang x ay ang data mula sa cntDataIn MCirqMask [07:05]

 

[dinnu]

Hello maaari mong magsulat lamang bilang MCirqMask

 

[Big Boy]

Ang pinakamadaling paraan ay, sa kasong iyon: MCirqMask

 

[eda_wiz]

[Quote = Big Boy] Ang pinakamadaling paraan ay, sa kasong iyon: MCirqMask

 

[Big Boy]

Kung ito ay isinalin bilang isang LUT o discrete O, talaga! Ngunit maraming ng synthesizers ngayon ay magagawang upang isalin O Gates, na may pare-pareho ang input, sa simpleng lohika (x o 0 ay magpapasara sa lamang x, at x o 1 ay magpapasara kaya isang solong panloob Vcc). Kaya, ito ay maaaring ang isang simpleng paraan upang subukan ang iyong synthesizer Naghahanap sa binuo RTL code.

 

[cawan]

Ito ay hindi isang malaking isyu. Sumasang-ayon ako sa punto ng dinnu: MCirqMask