STA problema

[pinapadaan]

Ngayon ako ay tinali na gawin pre-layout pilitin para sa aking mga proyekto.Ang mga tampok ng proyektong ito ay ang isa lamang sa 48MHz clock ay magagamit.Pagkatapos ng panloob na dibisyon ito produces isang 12MHz orasan, ang lahat ng output port ay synchronize sa 12MHz clock.Ngayon ko ng isang tuktok na antas ng STA sa pamamagitan ng paglagay ng lahat ng mga inputs at outputs limitasyon sa ilalim ng 48Mhz orasan.Ang suliranin ay atipan ng pawid diyan ay a max-antala sa paglabag mula sa isa sa input sa isa sa output at ang halaga ng paglabag ay mataas sa isang antas ng katotohanan.Dapat ko bang baguhin ang mga limitasyon sa pamamagitan ng constraining lahat ng mga outputs sa 12Mhz orasan?

 

[satya_422]

Hi,
Just Ibigay ang limitasyon bilang isang nakabuo ng orasan para sa 12 .. MHz orasan

Ito ay tseke para sa voilations wrt nakabuo ng orasan ..

- satya

 

[rameshsuthapalli]

Hi sa lahat,

paki-define 12mhz orasan ng orasan na nabuo mula sa mga 48mhz orasan.at tukuyin ang lahat ng mga input / output pagkaantala contrains ayon sa mga 12mhz orasan para sa mga inputs na r lamang depende sa clock.it na maaaring ur malutas ang problema.

pagbati,
rameshs

 

[spauls]

Ay nagbibigay din ng parang tunay na halaga ng latency ng nakabuo ng clocks

 

[zhangpengyu]

dapat mong constraining lahat ng mga outputs sa 12Mhz orasan