RTL pagganap kunwa

[vishwa]

Hi,

Ako ay may mas mahusay na kaalaman sa RTL disenyo in gamit Verilog / VHDL.Nagtrabaho sa iba't-ibang mga proyekto.

Ngunit ako ay tunay bago sa pagganap ng mga kunwa RTL paglalarawan.Ako ay may ilang mga katanungan sa kung paano na disenyo ng isang testbench setup.

1.Ano ang mga considerations habang pagdisenyo testbench.

2.Paano i-check ang mga panloob na signal ng isang disenyo

3.Paano i-check ang buong pag-andar ng isang RTL disenyo, kung ito ay may maraming functionalities.

4.Ano ang tiyempo kunwa.Paano lumapit ito ispossible mag-check-tiyempo sa RTL disenyo na antas.Sa tingin ko ang tiyempo ay maaaring verifed kapag ang gate netlist ay binuo.

Paki-tulungan ako sa mga ito alang-alang.Mangyaring ipagbigay-alam sa akin ay may mga libro / tagapag-alaga upang malaman ang tungkol sa mga RTL kunwa.Thanks in advance,

Viswa

 

[news]

AMD skąpi nam informacji o procesorach Zambezi z architekturą Bulldozer, ale za to producenci płyt głównych postanowili podsycić atmosferę i podobnie jak przed ...

Read more...

 

[emil1985]

Hi,

Narito ang listahan ng ilang mga libro na maaaring makatulong sa iyoagsusulat Testbenches: functional Pagpapatunay ng HDL Models, Second Edition sa Janick Bergeron
Pagsusulat Testbenches gamit SystemVerilog by Janick BergeronMaaari mong mahanap ang ikalawang libro sa internet sa pdf, ngunit marahil ito
ay pagpunta sa maging kopya ng libro.

Malugod na pagbati.

 

[sree205]

Inaasahan namin na, ang mga kasagutan ay isang panimulang punto para sa ur katanungan.

1.Ano ang mga considerations habang pagdisenyo testbench.
Para masiguro na ang pag-andar para sa kung saan ang RTL ay naka-code ay sinusuri ng maayos at upang masiguro na ang lahat ng bahagi ng RTL ay naka-check.Ito ay ginagawa sa pamamagitan ng pagsulat ng "functional coverage points" at sa pamamagitan ng tiyakin na ang code coverage ay 100%

2.Paano i-check ang mga panloob na signal ng isang disenyo
Sa ilang mga disenyo, ang mga panloob na signal ay hindi checked sa lahat.Ito ay tinatawag na itim na kahon na paraan ng pagpapatunay.Ipaloob sa kung ang kanyang kinakailangan upang suriin ang mga panloob na signal, ang pinakamabuting paraan upang gawin ito ay upang ma-access gamit ang hierarchical paraan sa verilog.

halimbawa: kung ang hiling ng isang module ay u_add, at kung diyan ay isang senyas na tinatawag na x, na kung saan ay lumampas na sa ilang mga iba pang mga module, ang posible sa alinman ipakita ito sa sakit na TB o italaga ito sa isang senyas sa mga nangungunang antas na module sa ganitong paraan .

magtalaga ng x = (u_add.x)

3.Paano i-check ang buong pag-andar ng isang RTL disenyo, kung ito ay may maraming functionalities.

alinman sa isulat itutungo testcases nakatakda sa isang pag-andar sa isang panahon o magsulat ng random testcase sa pamamagitan ng pagbigay ng constraints tulad na lamang ng mga functionalities na nasuri ay pagtama.

4.Ano ang tiyempo kunwa.Paano lumapit ito ispossible mag-check-tiyempo sa RTL disenyo na antas.Sa tingin ko ang tiyempo ay maaaring verifed kapag ang gate netlist ay binuo.

tiyempo kunwa ay tapos na sa tulong ng netlist lamang.tinatawag din na gate antas kunwa, ito ay tumatagal sa account ng mga pagkaantala na iniuugnay sa partikular na gate na doon sa mga nag-mamaneho ang netlist at pampasigla sa DUT tulad ng dati.Ito ay isang ganap na pamamaraan ng tsek para sa tiyempo.Inplace ng mga ito, static timing analysis ay ginamit sa mga araw na ito, kung saan pampasigla ay hindi ibinigay, ngunit tiyempo ay sinusuri sa pamamagitan ng tiyempo arcs.

Mga komento at mga Corrections ay malugod na tinatanggap.

 

[saikat]

1.Unang disenyo ng isang pagpapatunay na kapaligiran (pakete na may mga kinakailangang mga pamamaraan at pag-andar, portmaps, architecture kumpigurasyon atbp) na kung saan ay kumunekta sa iyong DUT at magkaroon ng interface para sa pagkonekta sa test kaso.Pagkatapos disenyo test kaso sa test varius functionalities ng DUT.

2.Kung ikaw ay gumagamit ng ModelSim, ito ay ipakita ang lahat ng signal ang mga magagamit na pag-uugali.Ngunit ang pag-uugali para sa pagpapatunay ng signal sa pagganap pagsubok na ito ay hindi isang magandang pagsasanay, ikaw ay dapat na magkaroon ng isang text base maligoy pagsubok bench na kung saan binuo ang mga resulta ng pagsubok bilang isang text file at maaari mong malaman ang resulta ng pagsusuri sa pamamagitan ng pagtingin sa ulat na file.Kung ang ilang mga bagay goes wrong, at pagkatapos ay kumunsulta sa waveforms.

3.Ikaw ay itutungo sa disenyo ng mga kaso ng pagsubok upang mapatunayan ang bawat pag-andar ng DUT kung ikaw ay gumagamit ng VHDL / Verilog.Sila Dont may random pampasigla generation tampok tulad ng SystemVerilog.

4.Tiyempo kunwa ay pinagbuting pagganap kunwa sa gate pagkaantala ng aparato ay kinuha sa account.Para sa xilinx aparato,
kailangan mong bumuo. Sdf file sa Ise para sa mga pagpapatakbo ng tiyempo kunwa sa ModelSim.Modelsim ay hindi ipakita sa inyo ang mga panloob na pag-uugali signal habang tumatakbo tiyempo kunwa.

Good Luck sa pagpapatunay

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />