Problema sa segmentation kapag gumagamit ng VCS

S

shweta_vlsi

Guest
Hi lahat, Im gamit ang VCS para sa aking simulation, kapag ako maglista sa disenyo sa VCS nagbibigay ng segmentation fault. Im gamit VCS2006 sa RHEL3. Ginamit ko ang mga utos na $ vcs-debug file.v
 
$ Vcs-debug-f file.v kung file.v ay isang listahan ng verilog file, kailangan mong gamitin ang '-f' upang sabihin ang mga vcs na nais mo upang itala ang mga ito sa halip na ituturing ito bilang isang verilog file.
 
Hi bigrice911, thansks para sa u reply, Im sinusubukan upang maglista lamang verilog file hindi sa listahan ng mga verilog file.
 
[Quote = shweta_vlsi] Hi lahat, Im gamit ang VCS para sa aking simulation, kapag ako maglista sa disenyo sa VCS nagbibigay ng segmentation fault. Im gamit VCS2006 sa RHEL3. Ginamit ko ang mga utos na $ vcs-debug file.v [/quote] Maaliwalas na bug sa tool, subukan ang kanilang mamaya / pinakabagong release. Pa magpadala kaso ng pagsubok sa vcs_support synops ... Gumagana ba ito nang walang the-debug flag? Ajeetha, CVC www.noveldv.com
 

Welcome to EDABoard.com

Sponsor

Back
Top