Problema ng risistor na pagtutugma

[hacksgen]

HI mga kaibigan, ng isang katanungan sa pagtutugma ng risistor. Ako gamit ang umc 130nm teknolohiya. Per ang dokumento na ibinigay sa mga resistors ay maaaring magkaroon ng mismatch ng hanggang ± 10% ng betweent siya ang aktwal na halaga sa circuit at pagkatapos katha. Sa aking circuit i am gamit ang dalawang resistors ng parehong halaga at ang halaga ng pagkakaiba sa pagitan ng mga ito pagkatapos katha ay dapat na talagang mababa. Ang paglalaan ng pinakamasama kaso ng bawat umc proseso dokumento tolereance Hae nila tinukoy ay magbibigay isang malaking error na ipagpalagay na ang kanilang mga 10% error sa unang risistor at -10% error sa secodn risistor. Ay kanilang anumang paraan ng pagbabalanse ng ito mismatch habang katha ng resistors. Salamat sa iyong tulong.

 

[renwl]

ang dalawang risistor ay dapat na tumugma sa kapag layout

 

[hacksgen]

Alam ko na. Ngunit sa mga karaniwang centroid at interdigitization layout pamamaraan, sa pamamagitan ng kung magkano ang mismatch maaaring mabawasan. [Laki = 2] [Kulay = # 999999] Added pagkatapos ng 56 segundo: [/Kulay] [/laki] Kailangan ko ng mismatch ng mas mababa kaysa sa 0.1% sa pagitan ng dalawang resistors. Maaari na nakamit ang paggamit ng karaniwang mga layout pamamaraan ng centroid at interdigitization

 

[rfsystem]

Mayroong isang risistor mismatch sa loob ng isang maliit na lugar sa pagitan ng dalawang teknolohiko katumbas resistors. At may isang teknolohiko kumalat. Dahil sa ang halaga ito tila isang kumakalat. Maghanap para sa geometriko umaasa mismatch sa iyong doc.

 

[hacksgen]

HI mga kaibigan, ng isang katanungan sa pagtutugma ng risistor. Ako gamit ang umc 130nm teknolohiya. Per ang dokumento na ibinigay sa mga resistors ay maaaring magkaroon ng mismatch ng hanggang ± 10% ng betweent siya ang aktwal na halaga sa circuit at pagkatapos katha. Sa aking circuit i am gamit ang dalawang resistors ng parehong halaga at ang halaga ng pagkakaiba sa pagitan ng mga ito pagkatapos katha ay dapat na talagang mababa. Ang paglalaan ng pinakamasama kaso ng bawat umc proseso dokumento tolereance Hae nila tinukoy ay magbibigay isang malaking error na ipagpalagay na ang kanilang mga 10% error sa unang risistor at -10% error sa secodn risistor. Ay kanilang anumang paraan ng pagbabalanse ng ito mismatch habang katha ng resistors. Salamat sa iyong tulong.

 

[renwl]

ang dalawang risistor ay dapat na tumugma sa kapag layout

 

[hacksgen]

Alam ko na. Ngunit sa mga karaniwang centroid at interdigitization layout pamamaraan, sa pamamagitan ng kung magkano ang mismatch maaaring mabawasan. [Laki = 2] [Kulay = # 999999] Added pagkatapos ng 56 segundo: [/Kulay] [/laki] Kailangan ko ng mismatch ng mas mababa kaysa sa 0.1% sa pagitan ng dalawang resistors. Maaari na nakamit ang paggamit ng karaniwang mga layout pamamaraan ng centroid at interdigitization

 

[rfsystem]

Mayroong isang risistor mismatch sa loob ng isang maliit na lugar sa pagitan ng dalawang teknolohiko katumbas resistors. At may isang teknolohiko kumalat. Dahil sa ang halaga ito tila isang kumakalat. Maghanap para sa geometriko umaasa mismatch sa iyong doc.