pre at postsynthesis kunwa mismatch mangyaring ng tulong

[vlsi_006]

Hello everyone,
Mayroon akong ilang mga problema sa aking gate kunwa antas netlist.My RTL code na kunwa ay gumawa pagmultahin datapuwa't gate antas ng kunwa ay hindi gumagana (pagkuha ng XXX ng estado).Ngunit ang disenyo ng mga matagumpay na magbabalik ang mga pormal na beripikasyon.Pakibigyan ako ng ilang solusyon.

 

[RBB]

Sundin ang mga X's pabalik sa sanhi ng ugat

 

[pra]

Ang isang simpleng solusyon upang maiwasan ang mga 'X ay
1) Tingnan ang lahat ng mga registers control ay hindi 'x' sa i-reset ang estado (ang mga pag-aayos sa halos lahat ng mga isyu)
2) Siguraduhin na hindi ka nakakakuha ng 'X' sa anumang kontrol ng bus (sa normal na kunwa masyadong tulad ng data na may-bisang etc ..)

Kapag patuloy pa rin 'X' ay dumating pagkatapos ay kailangan mong i-back bakas sa mga sanhi ng ugat

kailangan mong sundin ang mga linya ng coding gabay upang maiwasan ang mga ito

 

[ITing]

Hi,

Ikaw ay maari ring i-check ang rams output.Karaniwan ang mga nilalaman, kailangan mo na ang unang ram's.Maaari mong tanungin ang iyong tindero kung paano gawin ito.

 

[vlsi_006]

Salamat sa sagot.
Sir, ako mag-aaral ng paggawa ng aking huling taon ng proyekto, at i am pagpapatupad viterbi decoder sa ASIC.
Ang data sa RAM at iba pang mga registers ay '0 'ng estado kapag i-reset.
Ang address sa RAM ay nalikha mula sa tinatawag na block TBU na ang problema ng x-estado (samakatuwid, ang data mula sa RAM ay hindi pagdating ng tama).Ito TBU block ay may isang shift register uri ng lohika sa loob nito.Ang laging block sa module ay ang naaangkop na listahan ng sensitivity tinukoy (bilang ng bawat aking kaalaman) sa mga ito upang maiwasan ang pre at post kunwa mismatch.
At hindi ko binigyan ng anumang file na SDF habang kunwa.Ito ang dahilan kung bakit ako hindi nakakakuha o / p?Ako gayahin ang gatelevel netlist makuha mula sa DC sa VCS (maidagdag ang mga aklatan din).Walang error na iniulat ng ang kasangkapan sa pagbubuo maliban sa ilang mga kilalang mga babala.Naghihintay para sa inyong mga sagot.

 

[RBB]

Well kung RAM ang nagiging sanhi ng X's pagkatapos ito ang alinman sa mga pangangailangan upang maging initialize sa ilang mga halaga at / o sumulat sa bago basahin mula sa.

 

[ashgun]

Problema na ito ay darating Kung ang lahat ng iyong mga Registers o ang signal sa laging bloke ay hindi initialised ng maayos.Kung hindi mo pa initialised ang alinman sa mga senyas na ginagamit sa mga laging block makakakuha ka ng X at ito ay magkaanak sa kabuuan ng iyong Design.Subukan ang checking na.Also try checking KUNG Clock ay malapit na maayos.