Posible sa disenyo ng FIFO sa CPLD (XPLA3 pamilya)?

[lukee]

Kumusta lahat! Mayroon akong isa tanong. Posible na disenyo ng FIFO sa CPLD (XPLA3 pamilya)? Salamat para sa reply Best Regards Lukee

 

[cydi]

Oo tiyak na maaari mong gawin.

 

[lukee]

Siguro mayroon kang anumang mga mungkahi kung paano ko ito?

 

[Iouri]

ito ay din ay depende sa laki CPLD. Maaari mong gamitin ang wizzard gamit avalible sa Ise o Qurtus upang makabuo ng FIFO

 

[echo47]

Siguro. Ano ang sukat FIFO mo kailangan, at kung magkano ang free space ang mayroon kayo sa iyong CPLD? CPLDs mga maliit na aparato, at ang FIFO isang consumes mahalagang macrocells-imbak ang mga bits ng data. Ikaw ay marahil gusto ng isang optimize disenyo na gumagamit ng minimum na mga mapagkukunan. Ang core na kasama sa Xilinx Ise 8.2i sa Core Generator hindi sumusuporta CPLDs.

 

[Iouri]

din hindi ako sigurado kung bakit ang gusto mong gawin ito sa CPLD dahil FPGA ay nakakakuha ng medyo chip ngayon, sa gayon ay maaari mong gamitin sa mas maliit na FPGA upang gawin ang FIFO function na

 

[lukee]

Ko gawin ito sa CPLD dahil (wala akong pagpipilian ), aking boss na gusto na ito sa CPLD (XCR3256XL). Ngayon Mayroon akong libreng tungkol sa 70% ng mga macrocells sa aparatong ito dahil tungkol sa 30% (~ 80) ng macrocells ay ginagamit upang makontrol ang LCD TFT. Gusto kong disenyo FIFO 24x22 bits dahil minsan dapat ko maipon ang ilang mga data na nakukuha ko sa pamamagitan ng SPI.

 

[echo47]

Tunog tulad ng problema. 24x22 ay ubusin ang 528 macrocells para sa mga lamang ang mga piraso ng data, kasama ang higit pa para sa mga counter at multiplexers. Siguro maaari kang magdagdag ng isang panlabas na FIFO, o ipaliwanag ang mga problema sa iyong boss.