Pinasimulan ng array sa SystemVerilog

[chandan_c9]

Hi Lahat, Bakit ito hindi posible upang magpasimula ng array tulad reg [07:00] mem [00:03] = '{' h0, h1, 2 {'h0}};: ngiti:

 

[jbeniston]

Dahil na walang legal na syntax. Lamang gawin: reg [07:00] mem [00:03] = '{' h0, 'h1, h0, h0};

 

[wsong0210]

Tingin ko ito ay dahil lamang sa 2 {'h0} maaaring italaga sa isang bagay tulad ng reg [00:03] [07:00] mem. Kung inilagay mo [00:03] pagkatapos mem, dapat mong italaga ang mga ito nang hiwalay.