Par matagumpay, ang simulation nabigo

[thepiper]

Hello lahat, ako gumagamit ng Ise 9.2i para sa aking disenyo, at par tumatakbo matagumpay at nakakatugon sa lahat ng aking mga hadlang sa timing na walang mga error, ngunit kapag tumakbo i simulation, ulat ng maramihang mga babala ng lahat ng uri (hold / setup paglabag ... ), ano ang problema?

 

[thiagu_comp]

Ito ay posible. Halimbawa, kung may reset pagbawi / isyu ng pag-alis, nakahilig na ito ay matatagpuan maliban kung ang mga tiyak na tiyempo para sa signal ay nakunan sa timing ng pagpilit. May ay isang posibilidad na ang iyong reset sa testbench, lumalabag ito timings at isang babala nabuo. Puwede ninyo bang ipaliwanag kung ano ang hadlang mayroon kang ibinigay para sa timing at kung ano ang mga paglabag na?

 

[thepiper]

aking pagpilit ay ang pangunahing panahon at offset na mga hadlang, at ang mga babala ay X_FF tumibok WIDTH Mataas na paglabag SA RST; X_FF Hold X paglabag SA ko tungkol SA CLK; X_RAMB16_S9_S9 Hold ng Mataas na paglabag SA Dia (7) na may paggalang SA CLKA; X_RAMB16_S9_S9 setup Mataas na paglabag SA Dia (6) na may paggalang SA CLKA;

 

[shanmugaveld]

Pulso lapad violationon rst ay maaaring mangyari kung ur reset pulso ay maaaring maging mas maliit kaysa sa makita ang reset. Taasan ang pulso lapad ng ur reset .. para sa paglabag ng "hold ang Mataas na paglabag SA Dia (7) na may paggalang SA CLKA" suriin ang link sa ibaba. http://www.groupsrv.com/computers/about103463.html