Pagpasa parameter sa Disenyo tagatala

[amsut]

Ako nagsulat ng isang Verilog code para sa aking mga disenyo, sa ilang mga sub module i may parameterized kanila. Ngayon ako nakaharap sa isang problema na kapag i magsaling muli ang aking asal antas ng disenyo sa isang gate-level na disenyo, ang lahat ng mga parameter na ang aking magiging maayos sa ang mga halaga na default at nakahilig na baguhin. Mayroon bang anumang paraan upang malutas ang problemang ito nang walang muling pagsusulat ng bawat bawat separated code para sa bawat halaga ng parameter? Salamat sa mga advanced na ....

 

[atena]

Subukan ito: magdagdag ng mga paliwanag [module_name]-library sa trabaho param # [parameters_value maping] #-i-update ang tiyak na ang iyong problema ay lutasin, ngunit ito ay isang medyo mainip at napakalaking bagay-bagay.

 

[XHL]

Hindi mo maaaring gamitin parameter sa iyong netlist gate antas - marahil maaari mong itakda ang mga prameters bilang input ng iyong mga bloke o gumawa ng mga ito ay isinaayos sa pamamagitan ng iyong i2c/spi protocol. Isa pang madaling paraan upang ilagay ang lahat ng mga parameter sa isang bloke na ang output kumonekta sa lahat ng iba pang mga bloke na gamitin ang mga parameter. Sa ganitong paraan maaari mong isama ang file na ito para sa parehong mga rtl / gate simulation.