Pagkakasunud-sunod ng SystemC na naka-embed sa Verilog

[gerdemb]

Lang ako nagsisimula sa trabaho sa co-simulating Verilog at SystemC sa VCS at mayroon akong isang basic na tanong. Kung ako palitan ang isang Verilog module sa isang SystemC modelo na may parehong hierarchy ko patuloy na gamitin ang anumang Verilog cross-module na mga sanggunian na probed sa ang Verilog? Halimbawa kung ako palitan ang Verilog module ahas na may SystemC bersyon na may eksaktong parehong hierarchy, ang test1 at test2 asignatura trabaho o ko lamang magkaroon ng access sa Pins ng module? Paano kung ang mga takdang-aralin ay nagbago sa mga pwersa (ie. lakas adder_0.foo 1'b0). Salamat para sa anumang tulong! Cheers, Ben module exu (...); ... ahas adder_0 (...); test1 = adder_0.foo; test2 = adder_0.dff_0.Q; endmodule module ahas (...); wire foo; dff dff_0 (...) endmodule module dff (...); ... wire Q endmodule

 

[xuanzhu]

Tingin ko hindi ka maaaring gumawa ng ito, dahil kapag paggawa ng co-simulation, vcs bumubuo ng isang wrapper na Kasama lamang ang mga signal ng port para sa isang systemc module, at maaari ka lamang ma-access ang mga ports ng module. Gayunpaman, maaari kang bumuo ng ilang mga debug ports sa isang module ng sc at kumonekta sa kanila gamit ang mga panloob na signal.