Pagdisenyo PLL sa FPGA para sa isang huling taon ng proyekto!

A

arbalez

Guest
gusto ko ang iyong opinyon sa pagdisenyo ng isang lahat-digital na bahagi na naka-lock loop. ito ang medyo madali para sa isang huling taon ng proyekto? o nagkakahalaga ito upang maging isang huling taon sa proyekto? Ang aking lektor sinabi ito ay madaling disenyo tulad pll sa fpga. at ang analog isa ay magkano tougher. kaya dapat i magpatuloy o disenyo ng isang analog? mangyari lamang na isulat ang iyong mungkahi. tq.
 
na rin ang disenyo ng isang ADPLL ay kinda simple .. rin wot u upang maunawaan ang mga pangunahing buildin bloke sa isang ADPLL Ang una ay ang PFD na sinundan ng isang mababang pass filter at sa wakas ng isang DOC - digital control osiloskoup. Subukang tularan ang mga bloke na u wud makakuha ng output para sa ur ADPLL .. parehong anyo at dalas ay upang i-lock. Mayroon akong ilang mga materyales sa ADPLLs ... maaari i upload ang mga ito kung kinakailangan. may patungkol,
 
tingin ko i ito kailangan. Maaari ninyo bang i-upload ang mga file? ay ang pagsusulat ng mga vhdl code para sa adpll isang napakahirap? salamat.
 
Well dito ay isang dokumento na naglalaman ng impormasyon sa ADPLLs Digital Phase Naka-lock loop Mike DeLong 13 Mayo 2004 Paksa Ang paksa para sa teknikal na papel na ito ay FPGA pagpapatupad ng digital phased-lock loop. Sana ito ay makakatulong sa iyo ng tungkol,
 

Welcome to EDABoard.com

Sponsor

Back
Top