pag-aayos ng frequency sa post pagbubuo simulation

[nikhilindia85]

hi guyz.i na dinisenyo ng isang 32 bit MIPS processor.i may synthesized aking disenyo sa ritmo RTL compiler.i natukoy orasan panahon bilang 15000picosec sa synthesis.i Naging kritikal na pagkaantala ng 9000ps at marahan 6000ps.so mula sa kritikal na pagka-antala ang aking max freq ay atleast 100Mhz.but aking disenyo ay hindi gumagana sa 100mhz.some output signal ay hindi kayang gumawa ng ouputs sa 100mhz.design ay gumagana lamang sa 10mhz.why ito ay nangyayari at kung paano namin mapapabuti clk freq

 

[sumit_techkgp]

Walang paraan u ay maaaring pagbutihin. Mangyaring suriin kung ang mga hadlang ay nailapat ng maayos o hindi. Pa rin kung u makakuha ng tulad ng mga problema, sa tingin ko u na kailangang padaanin sa tubo ang datapath. Suriin din wheter ang ports ay nakarehistro o hindi, ito ay napakahalaga bilang u ay sinusubukang i-synthesize sa isang maliit na mas mataas na bilis!

 

[nikhilindia85]

kung paano mag-tubo tha kritikal path.actually alam ko ang konsepto ng piupeline, ngunit wala i kung paano mag-aplay it.plz kahit sino ay maaaring magdagdag ng mga paliwanag sa ito.