Paano na itaas ang dalas ng DSP core sa FPGA stratix?

[smartwang]

Ko ipinatupad isang dsp core sa altera FPGA stratix. Ngunit ko mahanap ito tatakbo lamang 30MHz, Paano ko taasan nito frequnecy? at kung magkano pangkalahatan?

 

[hock]

subukan gamitin ang dagdagan mula sa synplicity OT synthesys presission mula sa tagapayo-optimize ang iyong rtl disenyo. maaari mo ring gamitin ang tagakinis flor sa manual mode upang mabawasan ang mga kritikal na landas. ito ay higit pa sa mga guss trabaho ngunit maaaring magbigay sa iyo ng magandang resulta. hock

 

[visualart]

kung saan FPGA u gawin piliin? U ilagay ur orasan sa buong pad ng orasan? Suriin ito at muling itayo ur proyekto.

 

[nand_gates]

Hi, Kung maaari mong ipadala sa akin ur dsp core rtl marahil maaari ko ng tulong mo. Dahil ang bilis ay nagpasya sa pamamagitan ng ur coding estilo! -Nand_gates

 

[eziggurat]

subukan ito at gumawa ito harangan batay.

 

[power-twq]

marahil maaari mong baguhin ang iyong estilo ng coding para sa altera aparato, at maaari mong gamitin ang quartusii ng logiclock upang taasan ang operating frequency. [Quote = smartwang] ko ipinatupad isang dsp core sa @ ltera FPGA stratix. Ngunit ko mahanap ito tatakbo lamang 30MHz, Paano ko taasan nito frequnecy? at kung magkano pangkalahatan? [/quote]

 

[bibo1978]

Dapat kang magkaroon ng isang pagsasara ng pamamaraan ng timing, halos ito ay depende sa "kung magkano ang u makaligtaan ang iyong orasan" pagkatapos ng anumang dapat mong gamitin ang isang magandang estilo ng coding pamamaraan "na stick sa muling paggamit manual ng pamamaraan ng libro" maliban kung ang iyong disenyo ay may mga hindi maiiwasan kaganapan asynchronous. Sa pangkalahatan, maaari mong makamit ang iyong mga oras na ayon sa resulta ng bilis ng orasan sa kinakailangan ratio bilis ng orasan: ilang beses na ito maaaring malutas sa paglalapat ng higit pang pagsisikap sa par, "mag-ingat ang par na mga resulta ay laging 10% na mas mababa kaysa whatyou ay makakuha sa hardware", sa 10% na ito ay maaaring tapos na may mas mataas na pagsisikap sa par, multi-pass par. kung nasagot ka na may 20% hanggang 75% u ay maaaring mag-aplay ng mga kritikal na mga hadlang ng path timing, static tiyempo pagtatasa para sa ang disenyo ng "kritikal na landas", suriin ang iyong modular disenyo sa par, ilapat ang placement hadlang "floorplanning", rgister sipi para sa mga malalaking fanout, ang pagbubuo tool pagsisikap at pandaigdigang tiyempo pagpilit, isaalang-alang ang ilang pipelining. kung nasagot mo ito sa kaya magkano, ibig sabihin gusto ka ng isang 100 MHz at makakakuha ka ng 30 higit sa 100%, pagkatapos tingin ko dapat mong suriin ang iyong hierarchial disenyo, coding estilo, mga hadlang sa pagbubuo tool, isaalang-alang ang pipelining ang para sa buong disenyo ng module, baguhin ang buong disenyo.

 

[Ice-Tea]

Suriin ang iyong mga pinaka-kritikal na mga landas sa Quartus. Pagkatapos magsimulang-optimize ng iyong code (ibig sabihin pipelining) na kung saan ay nababahala ang mga landas.