Paano mag-disenyo ng isang PLL naka-lock sa 60 Hz

[Gagan_SJSU]

Kumusta Mga Kaibigan Bilang isang makulong, ako ay pagdisenyo ng isang PLL na upang i-lock sa isang grid reference signal na nanggagaling sa 60 Hz at sa feed ilang mga fets sa isang solar inverter. Ang disenyo ay may isang multiplier, isang LPF at isang VCO. Ang naghanap ako ng mga daan-daan ng mga papeles ngunit hindi ko nakita ang anumang mga frequency tulad nito. Ang maximum na bahagi ng error na pinapayagan ay 2 degrees at mawalan ng grid ay dapat magresulta sa VCO sa naaanod na bumalik sa gitna nito dalas sa paligid ng 60 Hz. Ang VCO frequecy center kung sa pagitan ng 45 Hz katumbas sa 50Hz at 60 Hz katumbas sa 55Hz. ang lock rande ay 45Hz sa 65Hz. So parehong input at output frequency ay parehong. Talaga ako naguguluhan tungkol sa kung paano disenyo na filter. Ano ang mga hadlang at mga equation na kailangan upang magamit? Plz makakatulong sa akin. Ako ay bago sa paksang ito at ako natutunan kung paano sa disenyo sa singilin ng bomba at hatiin sa pamamagitan ng N bilang ko madaling makita ng maraming mga papeles at ang mga equation. Ngunit isa na ito ay hindi matagpuan anumang kung saan. mangyaring magbigay sa akin ng anumang uri ng mga detalye Salamat

 

[FvM]

Tungkol pangunahing PLL katangian, walang pagkakaiba sa pagitan ng isang 60 Hz at isang 60 MHz (o 60 GHz) PLL. Sa 60 Hz, ang mga PLLs ay madalas na natanto bilang disenyo ng DSP na may isang "analog" na mutiplier at isang sain boltahe reference, ngunit ang operasyon ay talaga madali, dahil hindi mo sa takot matarik na bahagi o mga pagbabago sa dalas. Lamang magsimula sa sa unang order (pay) na loop filter.

 

[betwixt]

Sa tulad mababang frequency ay maaaring ito ay magagawa upang gamitin lamang ang isang zero tawiran detector at microprocessor sa parehong sukatin at gumawa ng mga frequency. Maaaring ring isama ang isang pagkawala ng grid signal detector medyo madali nang hindi kinakailangang maghintay para sa PLL upang pumunta ng lock sa kahulugan ng isang kabiguan ng kapangyarihan. Brian.

 

[Gagan_SJSU]

Salamat sa iyo Kaibigan Ang mga bagay na ang parehong ng iyong sinabi ay ganap kanan. Ito PLL ay ipinatupad ang paggamit ng isang code sa susunod. Maaari ninyo iminumungkahi sa akin ng isang paraan upang simulan ang pagdidisenyo ng filter dahil tingin ko ko bang gamitin ang control teorya sa loob nito nang sa gayon kung saan ang dapat kong simulan mula sa. Kailangan kong magpasya sa isang pamamasa kadahilanan. Ano ang likas na dalas ng aking loop. i nabasa lugar na para sa PLL ay gumagana para sa mga signal na mas mababa kaysa 5KHz, ang cutoff frequency ay sa pagitan ng 1 / 4 ng Fref - 1 / 6 ng Fref at pagkatapos Natural Freq ay sa paligid ng 1 / 2.