MIG DDR2 controller virtex5

[hastidot]

Hi lahat ako ay may nabuo MIG core bilang isang RAM controller para sa Xilinx FPGA, virtex5 (Ise 11). Ako ay may binuo ang disenyo nang walang usuing PLL. Upang nakabuo ng karapatan clocks, ako instantiated isang DCM sa aking top moudule. bilang gayahin ko ang aking mga disenyo, nakikita ko na ang lahat sa tamang clocks at resets na nalikha para sa lahat ng modules. Bu t ilang mga modules hindi gumagana ng maayos. EG ang phy_init_done signal sa phy_init module hindi kailanman napupunta mataas. Mayroon bang mga mungkahi ay para sa akin kung ano ang dapat gawin upang mahanap ang source ng error? Thanks in advance

 

[rhaynes]

Ako pagpunta sa iminumungkahi ng isang bagay na maaaring maging malinaw at ito ay ay isang habang dahil ako ay may ginagamit Xilinx DDR2 bagay-bagay pero naniniwala ako sa auto paraan pagkakahanay ginagamit sa phy ay isang isulat / readback test ng SDRAM at sa gayon ito ay nangangailangan na SDRAM kunwa modelo ay tama nakalakip sa harap ng init tapos ay pumunta sa totoo. Sinag

 

[hastidot]

Hi salamat sa iyong reply. Ibig mong sabihin na kailangan kong gamitin ddr2_model sa aking disenyo upang magkaroon phy_init_done signal mataas? Ako instansiated ddr2_model sa aking top module, ngunit ang problema pa umiiral. Mayroon ba kayong anumang mga karagdagang mungkahi?

 

[shyam4908]

Hi, Subukan na sundin ito 1. check wheter clk panahon ng mga modelo ay sa loob ng mga saklaw ur operating 2. Suriin whethet, ang DDR2 modelo nakalakip sumusuporta sa lahat ng mga fetaures pinagana sa MIG 3. Suriin ang initiationlation, sa DDR2 modelo na dapat mong makita init tapos indikasyon 4. Lahat ng mga tiyempo paramemter-shyam

 

[rhaynes]

Sa init na dapat mong makita ang ilang mga data makakuha ng nakasulat na sa modelo SDRAM at makikita na ang data na makakuha ng basahin ang likod. Hanapin sa kunwa kung saan sa tingin mo ang init ay simula at tingnan kung maaari mong makita ang mga sumulat ng mga cycles sa mga RAM. Kung hindi pagkatapos ay maaari mo ng MIG code ay hindi sa pagiging sinabi sa init o ay gaganapin sa reset. Kung nakikita mo ang sumulat ng mga cycles sa SDRAM ngunit hindi mo makita ang tamang data sa pagkuha ng basahin noon ang problema ay isang bit trickier bilang ito ay maaaring maging isang pulutong ng mga iba't ibang bagay. Ba sa SDRAM dumura modelo ng anumang mga error / babala? Sinag

 

[hastidot]

I'v tsek ang DDR2 tampok modelo. Lahat ng mga timing at clocking ay tama. hindi ko makita ang anumang isulat cycle sanhi ng mga sumulat ng proseso ng mga pangangailangan ng ilang mga signal na pumunta sa mataas na kung saan ay binuo sa phy modules layer (eg phy_init_done). Pero sa hindi sila makakuha ng aktibo sa pamamagitan ng kunwa, walang nakasulat na data sa modelo ng ram (ang ddr_dq bus ay palaging "z"). :--( Tingin ko dapat buhayin ko ang isang senyas na humantong sa phy_init module na igiit ang mga signal na output, ngunit hindi ko alam kung ano ito ay! :-( :-( :-(

 

[rhaynes]

XAPP858 appnote sabi na ang PHY layer simulan ito's Pinasimulan sa lalong madaling sistema ay i-reset deasserted. Ako ay isang tumigil sa check ng appnote at hindi ko nakita ang isang indikasyon ng tamang polarity ng na-reset. Siguraduhin na ang clocks sa labas ng mga Infrastructure block ay nagtatrabaho (o ikaw ay supplying ang 3 clocks?). tingin ko kung ang sistema-reset ang mali ang clocks ay hindi gagana ng alinman. Kung ang i-reset at clocks ay ang lahat ng tama at pagkatapos ay doon ay isang bagay na XAPP858 mentions na tinatawag na ang Physical Layer Debug Port na maaaring magbigay sa iyo ng pananaw sa kung bakit ang init na proseso hindi ay magsisimula. Ray EDIT - Ang aking mas maaga-post tungkol sa PHY ng paggawa ng isang calibrating ay isang maliit na mali. Ang Virtex 5 ay ito naiiba mula sa mga Virtex 4's ko na ginagamit sa nakalipas. Tingnan ang Fig 15 sa XAPP858 para sa tamang pamamaraan.

 

[hastidot]

Dear rhyans Salamat sa iyong reply. Ito ay talagang helpful. Ako ipinatupad ang disenyo sa board. Ginamit ko ang isa sa aking mga pindutan itulak bilang ang i-reset sa file UCF. matapos patulak ang button ng maraming beses (deassert ang i-reset), ngayon ang phy_init_done signal napupunta mataas na pana-panahon at lahat ng iba pang bus ang Sinisimulan ang tama. Ako tunay pahalagahan ang iyong tulong. Salamat sa iyo ang lahat para sa pagtulong sa akin.

 

[permute]

ang huling oras na ginamit ko ito, ang phy controller ibinigay debug info. halimbawa, ang estado makina ay palaging pumasa sa yugto ng isa at dalawa, ngunit ay mabibigo sa unang IC na magkaroon ng mga isyu sa tatlong bahagi. Ito ay maaaring dahil sa isang paghihinang depekto kung ito ay isang pasadyang PCB. Maaari rin dahil sa isang isyu tiyempo kung hindi mo ibigay ang tamang contstraints tiyempo. Maaari rin itong dahil sa mga setting ng isyu. Sa anycase, sa pagtukoy sa eksaktong punto ng kabiguan, o hindi bababa sa ang unang punto ng kabiguan, maaaring kapaki-pakinabang.