karagdagan & comparation sa VHDL ...

S

SP

Guest
'ng' at 'b' ay std_logic_vector (3 downto 0), hindi linagdaan pakete kasama

b <= isang '1 ';

para sa karagdagan sa itaas ...Dagdag pa rito ay tapos na wth <a "0001"> o <a "1000">?

ako gusto tht n ang quartus2 ipakita ang walang error ...

'isang' ay 4 bits ngunit '1 'ay isa sa bits,,, ngunit maaari itong idagdag ang sama-sama?? ..ito ay hindi nangangailangan ng parehong lapad magdagdag ng sama-sama? ...

ako subukan na basahin ang arith pakete ngunit ako ay hindi tila upang maunawaan balumbon ay nakasulat doon,,, mga karanasan na ito ay hindi enuff

<img src="http://www.edaboard.com/images/smiles/icon_razz.gif" alt="Razz" border="0" />--------------------------------------------------

at para sa comparator ...ihambing ito mula sa pinakakaliwa o rightmost? ... MSB ihambing ang unang o LSB ihambing ang unang? ..

salamat sa iyo ....

pagbati,
SP

 
Chiński producent elektroniki - Huawei - pozwał swojego konkurenta - ZTE - za naruszenie patentów. Odpowiednie wnioski złożone zostały w sądach w Niemczech, Francji i na Węgrzech.

Read more...
 
Magandang katanungan!

b <= isang '1 '; ito ay synthesize sa incrementor

b <= isang '0001 '; ito ay synthesize sa isang adder

Mag-isip tungkol sa mga aktwal na hardware na nais mong ipatupad at pagkatapos ay isulat ang Verilog
code para lang ilarawan ang mga hardware.

Ito ay sumasaklaw sa ur comparator tanong din!
Hope na ito ay nakakatulong na!

 
salamat sa nand_gate para sa pagtulong sa mga ...

kaya kung ako lamang ang nais na magdagdag ng isa, upang gawin itong walang diff sa incremental at adder, right?

(a "0001") = (a '1 ') ???????

ito ay ang parehong pagkatapos ??...

bcos kung u magkulang sa magdagdag ng isa sa 32bits, pagkatapos u ay kailangan 31 sets of zeroes sa harap?

at at tungkos sinadya ako sa aking unang post ay tht kung u gawin
b <= isang '1 ';

ito ay ang <a "0001"> o <a "1000">?
kung '1 'ay din std_logic uri ng ...

maraming salamat ..

pagbati,
SP

 
Tungkol sa karagdagan sa VHDL:

1.Ang resulta ng haba karagdagan ay ang maximum na haba ng operands.
2.Pagdaragdag ay natukoy para sa mga naka-sign, hindi linagdaan & overriden para sa std_logic_vector.
3.Operands dapat ng parehong uri ng pagdagdag maliban sa isang pare-pareho tulad ng sa iyong kaso.
4.Ang pinakamaliit na operand ay pinalawak upang tumugma ang laki ng mas malaki sa isa ayon sa uri ng operands.Signed ay pinalawig sa pamamagitan ng mga iyan.
5.Tungkol sa iyong kaso:Code:

b <= isang '1 ';
 
salamat sa iyo amraldo ....

ako maintindihan ng mas maraming ngayon ....

ieee.std_logic_unsigned.all ay ginagamit ....
ay std_logic_vector (3 downto 0)
b ay std_logic_vector (4 downto 0)
kaya kungCode:

b <= (0 & a) '11 ';
 
Ako hulaan mula sa iyong huling post na gusto mong modelo ng isang carry-out.Ang paraan mo ay walang pasubali tama.
Ngunit ano ang tungkol sa isang modelling dalhin sa?
Kung kayo wrote:
Code:

a, b: sa std_logic_vector (3 downto 0);

cin: sa std_logic;

c: out std_logic_vector (4 downto 0);

...

c <= a b cin;
 
salamat sa iyo para sa ur ng tulong ....ako ay hindi pag-iisip sa paggawa ng dalhin sa pa rin ....

ako gumagawa ng lumulutang point ng multiplikasyon ....tht lamang ako kapag gusto mong magdagdag ng isang '1 'binary sa isang senyas ...ako tamad mag-type sa maraming '0 'bits (32bits ay balumbon ako ginagawa

<img src="http://www.edaboard.com/images/smiles/icon_razz.gif" alt="Razz" border="0" />

)....

kaya ako subukan wth isang '1 'ay parehong hav diff haba ngunit walang error ...kaya ako nagtataka kung paano ang '1 'maaaring idagdag sa' isang 'kung' ang isang 'ay 4 bits ...ang '1 'ay mabibigyang-kahulugan bilang 0001 o 1,000 ...

ngunit ang mga tao na panatilihin sa pagsabi sa akin ang iba pang mga bagay-bagay .....

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Malungkot" border="0" />

hehehe

kaya ako lumabas ng isa pang isa .... isang '11 '...kaya ang aking tanong ay 11 ay isalin sa 0,011 o 1,100 ....ako basahin ang mga arith pakete ng ...ni halos nanghihina

<img src="http://www.edaboard.com/images/smiles/icon_razz.gif" alt="Razz" border="0" />

ako pa rin lubos na bago sa VHDL ...

salamat sa lahat sa pagtulong,,, ako nagpapasalamat ...
ngunit paki sagot ang aking katanungan ...

pagbati,
SP

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top