kailangan ang pormal na pagpapatunay sa FPGA vs ASIC RTL?

[FLEXcertifydll]

Sa FPGA tularan pagpapatotoo, FPGA netlist ay ilang iba't-ibang mula sa ASIC netlist. Ito ay dapat magsagawa ng pormal na pagpapatunay, kung may mismatch, kung paano upang masakop ito? Tulad ng ASIC IP -> FPGA IP .......?

 

[sunms]

Ang detalyadong impormasyon ay kinakailangan!

 

[tony_taoyh]

Tulad ng alam ko, Synopsys ay gumagana sa ang isyu na ito sa Xilinx ... Formatlity check sa pagitan ng FPGA netlist at RTL, pormalidad check sa pagitan ng ASIC netlist at RTL, matapos na, tingin ko maaari naming ilagay "=" sa pagitan ng ASIC netlist at FPGA netlist na may higit pa confidence. Sana ay makatulong sa iyo ...

 

[bendrift]

minsan RTL ay dapat na baguhin upang magkasya sa ang istraktura ng FPGA. ito ay kailangang gumawa ng fomaltiy check?