isang simpleng tanong para sa mga sumusunod na code:

[EDA_hg81]

Mangyaring iwasto ang aking unawa:
Code:Library IEEE;

PAGGAMIT ieee.std_logic_1164.ALL;Entity count AY

PORT

(

orasan: SA STD_LOGIC;

sload: SA STD_LOGIC;

data: SA integer Saklaw 0 SA 31;

result: Out integer Saklaw 0 SA 31

);

END count;Arkitektura rtl NG count AY

Signal result_reg: integer Saklaw 0 SA 31;

Simulan

PROSESO (orasan)

Simulan

KUNG (clock'event AT orasan ='1 ') Pagkatapos

KUNG (sload ='1 ') Pagkatapos

result_reg <= data;

Kung hindi

result_reg <= result_reg 1;

END KUNG;

END KUNG;

END PROSESO;resulta <= result_reg;

END rtl;

 

[aapatel374]

ur karapatan

 

[lucbra]

mali!

Sa pagsikat gilid ng clk ang resultang halaga ng sload (alinman sa'1 'o'0') ay magpasya kung result_reg nakukuha ang halaga ng data o result_reg 1.

Tingnan ang attachment para sa mga resulta sa Synplify
Paumanhin, ngunit kailangan mo ng pag-login in upang makita ang attachment na ito

 

[EDA_hg81]

sino ang tama?

Ako ay nalilito.

Salamat.

 

[aapatel374]

sa pagsikat gilid & s load ay 1 pagkatapos ay resulta nito ay ang data
at iba ang ibig sabihin nito ay kung sload ay hindi 1 pagkatapos ay resulta nito ay result_reg 1.ay nangangahulugan na sload ay para lamang sa reset ang counter.