Gate antas simulation

[wisemonkey]

Hi lahat, ako sinusubukan upang pumunta sa pamamagitan ng vcs tutorial upang makakuha ng isang ideya ng antas simulation ng gate Mayroon na akong isang synthesized disenyo (kung saan ako nagtrabaho sa pamamagitan ng huling semestro) Kaya ngayon ako sinusubukan sa isyu (dahil Toshiba aklatan ay protektado ng tag sa kanila) vcs + v2k-sverilog top.v tb.v design.postsynth.v-y ./lib/verilog/tc240c + libext +. tsbvlibp Gayunpaman ko pa rin makatanggap ng isang error bilang masamang encryption sa isa sa library file at sa token " protektado ng "Salamat para sa anumang mga mungkahi

 

[ljxpjpjljx]

mayroon kang basahin ang sdf file?

 

[wisemonkey]

hindi. Lumikha ako ng netlist (design.postSynth.v) na file na may tulong ng sumulat (format verilog) na command para sa dc_shell. Sa ngayon hindi ako ngayon ang pamamaraan / command upang lumikha ng sdf file. Salamat [laki = 2] [Kulay = # 999999] Added pagkatapos ng 18 minuto: [/Kulay] [/laki] Narito ang isang daloy na naintindihan ko mula sa pangkalahatang pagbabasa at ang aking mga kurso: (ako ba may mga bahagi nawawala lalo na pagkatapos pagbubuo mangyaring tama ako) Disenyo (verilog code pagsulat mula sa mga panoorin) functional simulation (lamang disenyo ng file at testbench) pagbubuo (lugar / gamitin sa pag-uulat ng timing ng library ng disenyo sa disenyo ng file) pagbubuo ng Post simulation (na may tulong ng ang parehong testbench bilang sa hakbang 1 at netlist file na nakuha sa hakbang 3 at mga mapagkukunan ng library) Lugar at ruta (ako ay pa upang galugarin ito gayunpaman bilang magkano ko na basahin ang: automated na proseso na may tulong ng tool at netlist file)

 

[wisemonkey]

hmm maaari sinuman ipaalam sa akin kung ako paggawa ng ito ng karapatan na paraan o mali, sa gayon ay maaari kong ipagpatuloy ang pagbabasa / paghahanap kung ako mali. Salamat para sa anumang mga mungkahi

 

[randyest]

Annotating isang SDF o hindi ay walang kinalaman sa isang error na mensahe tungkol sa encryption. Maaari mong quote ang eksaktong mensahe ng error? Ko baka makatulong sa kung maaari mong ibigay ang mga detalye.

 

[wisemonkey]

Oo naman dito ay ang eksaktong error: (pagkatapos ng pag-parse ng wasto ang ilang mga file)

Protected code ay hindi nilikha ng VCS - ay hindi maaaring mabasa. Error-[HINDI] Bad encryption Pagsisimula encryption sa labas ng isang module o sa isa pang saklaw. "./lib/verilog/tc240c/tsbMUXXprim.tsbvlibp", 7: token ay '`protektado'` protektado ^

 

[randyest]

Tila tulad ng iyong naka-encrypt na modelo ay naka-encrypt ng isang tool na iba kaysa sa vcs. Siguro NCVerilog o ilang FPGA tool? Sa aking karanasan encryption tool-specific. Siguro tanungin ang iyong vendor / fab kung ano ang tool na sila naka-encrypt na ito at tingnan kung maaari sila muling gawin ito para sa vcs? Paumanhin hindi ko ng karagdagang tulong.

 

[wisemonkey]

hmm nito sa aking unibersidad machine kaya ang kukunin ko upang makipag-usap sa lab administrator. Salamat sa pagturo out ito

 

[asicganesh]

Maaari mong gamitin ang write_sdf upang bumuo ng sdf na file mula sa iyong dc_shell mismo

 

[randyest]

[Quote = asicganesh] Maaari mong gamitin ang write_sdf upang bumuo ng sdf na file mula sa iyong dc_shell mismo [/quote] ako nawawalang ng isang bagay? Bakit sa tingin ninyo SDF annotation ay anumang bagay na gawin sa isang problema ng encryption? Ayon sa kanyang mensahe ng error, vcs ay sinasabi ito hindi maaaring mag-decrypt ng isang module (ang ilang mga primitive cell.) Kahit na kung ang SDF annotation nabigo (kung saan mayroon kaming walang katibayan ng) vcs malinaw naman hindi maaaring decrypt ng isang bagay. Ito ang mangyayari bago SDF annotation. Decryption nabigo. SDF annotation ay tila ay walang kinalaman dito. O kaya ako nawawalang ng isang bagay? Mangyaring ipaliwanag ang iyong mga ideya nang mas ganap upang maaari namin maintindihan.

 

[heartfree]

Sumang-ayon sa randyest. Ito ay dapat gamit chain isyu, mangyaring subukan ang ncsim.

 

[pini_1]

Para sa network ng proyekto ko kunwa sa disenyo sa RTL, post NGD at antas ng gate. Baka gusto mong tingnan kahit ginamit ko ang libreng VHDL simulator katulad GHDL, http://bknpk.no-ip.biz/my_web/IP_STACK/synt_ngd_1.html

 

[wisemonkey]

Salamat sa lahat, lalo na randyest. Library ay naka-encrypt na may ritmo tool (ncverilog) at hindi ko ncverilog sa pamamagitan ng default sa aking Path variable. Pa rin na ay naayos sa pamamagitan ng pag-edit cshrc, ngayon ako makakakuha ng ito upang masimulan ang simulation sa ncsim, na rin na ako ng ilang mga error sa pamingwit bagaman ay ulat muli bilang pumunta ko sa pamamagitan ng salamat sa antas ng gate simulation pini ngunit ginamit ko na gamit fpga para sa proseso ng gayunpaman oras na ito nais na sundan ang kumpletong ASIC daloy [laki = 2] [Kulay = # 999999] Added pagkatapos ng 39 minuto: [/Kulay] [/laki] So ang susunod na tanong ay: Gusto ko ipagpalagay na ito ay mahalaga na gamitin ang

 patagin at uniquify

kung na ako ng mga module sa iba pang mga file? Thats kung saan mismo ako makaalis kasalukuyan dahil ako makakakuha ng netlist ngunit tingin ko dahil na akong FIFOs labas disenyo (kung saan ko na instantiated sa disenyo) Hindi ko gayahin ito ay maayos na tama? O Mayroon bang anumang bagay na kailangan ko upang suriin?

 

[wisemonkey]

Hi lahat, na ba akong humiling ng isang sinuman mag-post ng isang tutorial para sa ncverilog-lalo na tumututok sa gate antas simulation. Na ako ng isa kung saan ako kasalukuyang pagbabasa kung solves ang aking isyu na kukunin ko na post. Plus ito ay talagang mahusay na kung nito hindi lamang ang mga utos ngunit marahil ng isang bagay na ipinaliwanag ng hakbang-hakbang siguro na may ilang mga disenyo ng reference. Narito ang sitwasyon: basahin ko ng 3 mga file at nilikha netlist para sa disenyo na mukhang isang bagay tulad ng

 FIFO-DESGIN - FIFO

fifo bawat ay may sariling memory ngunit hindi ko gamitin ito sa netlist generation (I ' m hindi eksakto malinaw kung bakit ngunit alam ko memory hindi dapat synthesized) kaya talaga kapag nagsisimula ng ncsim nagpapakita ito sa error ng ilang mga ports ay hindi konektado at makakuha ako ng simulation error na kapareho ng functional simulation error kapag ako ay messed up na koneksyon FIFO. Alam ko na ang impormasyon na ito ay maaaring hindi sapat na magkomento sa ngunit Gusto ko Pinahahalagahan lamang ng isang tutorial pati na rin, kukunin ko na subukan upang tumingin sa pamamagitan ng. Salamat

 

[wisemonkey]

Lumiliko out nito hindi isyu sa mga tool sa ngayon. Ako ay gamit ncverilog tama subalit ngayon ito ay kinakailangan na debugged sa antas ng gate (dahil ang functional pagpapatotoo at pagbubuo lumiliko out sa tama). At naghahanap sa bilang ng mga signal sa post na pagbubuo ng netlist, ang daunting kahit na sa tingin ng debug ito para sa ngayon ko na tumigil sa nagtatrabaho patungo sa lugar at ruta kung saan ay susunod sa linya.