Flip-sumalampak unang halaga sa startup?

[laststep]

Hi, Mayroon akong duda para sa ang halaga FF startup asa na maaaring makuha ang mga sagot sa pamamagitan ng forum na ito. Hayaan ng mga sinabi namin bumuo ng isang positibong gilid ng orasan flip-sumalampak na may preset at malinaw na kontrol sa aming mamatay. Kung ang preset at malinaw na signal ay hindi na aktibo sa startup at mapanatili ang orasan signal sa mababang, ano ay ang output ng FF? Gusto ito ng ilang mga halaga alinman '1 'o '0' o ito ay hindi natukoy ('X')? May sinabi sa akin na dahil sa mamatay katangian, ang FF ay magkakaroon ng ilang paunang halaga kahit ito hindi preset at malinaw sa startup sa orasan na hindi toggle bago. Ito totoo? Salamat.

 

[flatulent]

Dahil sa iba't ibang mga parameter ng transistor na sanhi ng mga pagkakaiba-iba sa mga parameter ng pagproseso sa buong mamatay, hindi mo alam kung aling paraan ang aparato ay kapangyarihan hanggang sa. Ito ay kung bakit ang maraming mga circuits ay may isang "kapangyarihan up reset" na circuit.

 

[apallix]

Sa maikli, na ay totoo. Ngunit hindi mo na malaman kung ito ay end up bilang lohika '1 'o '0'. Electrically, kahit na ito una ay nagsisimula sa isang intermediate antas ng boltahe (ibig sabihin, sa metastable estado), magkakaroon ng sapat na ingay at ang pagkakaiba-iba ng parameter sa feedback aldaba upang itulak ang mga ito patungo sa alinman sa 'VDD' o 'GND'

 

[arman_arian2005]

Ako nakatagpo ang problemang ito kamakailan masyadong. Balak ko gayahin ang isang tatlong bahagi ng estado detector gamit pagandahin. Nakatanggap ako ang output na laging X, dahil sa hindi wastong unang halaga. Kaya kung ano ang maaari kong gawin upang malutas ang problemang ito?

 

[apallix]

balak kong gayahin ang isang tatlong bahagi ng estado detector gamit pagandahin. Nakatanggap ako ang output na laging X, dahil sa hindi wastong unang halaga. Kaya ano ang maaari kong gawin upang malutas ang problemang ito?

Maaari mong igiit ang reset pin ang flops na ginagamit mo upang ipatupad ang phase detector upang magsimula sa isang kilalang estado. Para sa simulation sa pagandahin, maaari mo ring gamitin ang ". IC" na statement sa pagsisimula ng panloob na node aldaba ang flops sa ninanais na estado.

 

[laststep]

Kaya, ang tingnan-sumalampak ay huli manatili sa '1 'o '0' sa unang yugto. Kung subukan i modelo ng isang tingnan-tingnan, i set ang unang halaga sa alinman sa '0 'o '1' sa kasong ito? Isang bagay tulad na ito: unang magsimula italaga q = 1b'1; kung (reset) {q = 1'b0;} elsif (posedge orasan at orasan = 1) {q = d;}

 

[apallix]

unang magsisimulang magtalaga q = 1b'1, kung (reset) {q = 1'b0;} elsif (posedge orasan at orasan = 1) {q = d;}

Maaari kang magpasimula ang iyong mga simulation lohika ito paraan, ngunit sa real disenyo, nais mong gumamit ng isang reset signal upang gawin ang Pinasimulan.

 

[FvM]

Maraming mga FPGA pamilya ay assuring ang isang tinukoy na estado ng rehistro pagkatapos ng kapangyarihan sa reset. Ang mga gamit ay synthesizing ng tamang kapangyarihan sa estado mula sa Verilog unang bloke o VHDL signal initialisation. Talagang Ito ay gumagana sa Altera FPGA at Quartus. Siyempre, maaaring magkaroon ng maraming mga dahilan pa ring gumamit ng isang explicite reset.

 

[lordsathish]

Ang problemang ito ay maaari ring dahil sa powering up. Ang aming kapangyarihan supplies karaniwang wala sa Vdd ang sandali lumipat namin SA. May isang may wakas tumaas ng oras dito. Din ako ay nakatagpo ang problemang ito habang ako ay sinusubukan upang bumuo ng isang Digital na orasan ang counter kapag pinagagana sanay pumunta sa 0000 estado. Paki-tama sa akin kung tingin ko mali. Salamat sa inyo.

 

[FvM]

Pagsusuri ng talakayan, natagpuan ko na ang halo ng mga hindi kaugnay na mga problema, halimbawa na pag-uugali ng FF bilang tulad, pag-uugali ng FPGA at simulation. Ang iyong pagdaragdag ang topic ng iba't ibang mga supply boltahe tumaas. - Isang FF sa pangkalahatan, din ng isang counter, halimbawa bilang isang TTL o CMOS lohika aparato, kadalasan ay walang kapangyarihan-sa-reset (POR). Sa karamihan ng mga kaso, ito ay isang hindi sinasadyang unang estado. POR A ay dapat na dinisenyo sa circuit, mas mabuti sa isang paraan na unsensitive sa mabagal at di-monotonic tumaas supply boltahe at tulad na mga isyu. Isang FF sa isang CPLD o FPGA karamihan ay isang POR respectivly isang tinukoy na kapangyarihan sa estado. Sa simulation, ang isang hindi kilalang estado ay ipinapalagay para sa lahat registers karaniwang. Kaya isang karagdagang initialisation ng mga registers para sa simulation maaaring kailangan upang gawin ang disenyo ng trabaho sa lahat, kahit na para sa isang simpleng / 2 orasan divider.

 

[laststep]

HI FvM, Salamat para sa iyong pagsusuri. Ako ng karagdagang interes sa ang aparato CPLD o FPGA. Aparato mga may POR ngunit naniniwala i na hindi lahat ng mga FF reset matapos ang trigger POR. Karamihan marahil kung namin ang paggawa ng isang hindi kilalang check ng estado sa lahat ng mga FF, ay pa rin namin nahanap ang ilang mga FF sa unknow halaga. Kung namin ang paggawa ng isang 'X' check sa lahat ng disenyo ang aming, ito FF ay sanhi ng isang maling babala. Ngunit ito 'x' na halaga ay katanggap-tanggap na dahilan ni ang pagtatalo o disenyo kasalanan. Kaya ko lamang magtaka kung maaari kaming magtakda ng isang pagsisimula ng halaga para sa mga FF at ng mga dahilan ay i bang malaman na sa real kaso ay ang FF din pagkakaroon ng ilang mga halaga ng pagsisimula para sa mga na hindi kumuha ng reset sa pamamagitan ng ang POR.