K
ktsangop
Guest
Hi everybody!
Mayroon akong isang verilog disenyo naipon sa Altera's qu (sa) rtus 7.2 web edition.
Ang disenyo ay ang mga sumusunod na makina ng estado (ang buong file ay nakalakip din):
Code: ...
reg [2:0] idest_addr;
...
kaso (idest_addr)
3'b000: r_out = data_in;
3'b001: e_out = data_in;
3'b010: n_out = data_in;
3'b011: w_out = data_in;
3'b100: s_out = data_in;
3'b101: e_out = data_in;
3'b110: s_out = data_in;
3'b111: w_out = data_in;
default na: r_out = data_in;
endcase
...[/ i]
Mayroon akong isang verilog disenyo naipon sa Altera's qu (sa) rtus 7.2 web edition.
Ang disenyo ay ang mga sumusunod na makina ng estado (ang buong file ay nakalakip din):
Code: ...
reg [2:0] idest_addr;
...
kaso (idest_addr)
3'b000: r_out = data_in;
3'b001: e_out = data_in;
3'b010: n_out = data_in;
3'b011: w_out = data_in;
3'b100: s_out = data_in;
3'b101: e_out = data_in;
3'b110: s_out = data_in;
3'b111: w_out = data_in;
default na: r_out = data_in;
endcase
...[/ i]