Ay "PARA-loop" na stat sa ilalim ng Xilinx ay xst synthesizabl

[xtcx]

Sinubukan kong iba't-ibang paraan ng mode sa "para sa-loop" para lamang simulation, ngunit sayang ito nagbigay walang mga resulta. Anumang pahayag na ipinahayag sa loob ng loop ay palaging tunay na kahit na matapos ang patuloy na mga patakaran out. Para sa halimbawa, para sa i sa (WIDTH-1) SA 1 loop na kung saan WIDTH ay integer: = 5 loop ay hindi wakasan ... Mangyaring eksperto tulong !.... kukunin ko na magbigay ng aking sample code kung kinakailangan ...! pinsan ako sa pinaka-nabigo moment.Thanks !......

 

[kvingle]

[Quote = xtcx] PARA SA i sa (WIDTH-1) SA 1 loop na kung saan WIDTH ay integer: = 5 loop ay hindi wakasan ...[/quote] magsulat (WIDTH-1) downto 1 sa halip ng (WIDTH-1) SA 1 Bibigyan kita ng maliit na proseso upang suriin ito ... proseso ng simulan para sa i sa 5 downto 1 loop ulat "ito ay" & integer'image (i) & "pag-ulit"; end loop; ulat "Nakatanggap ako ng loop ..."; maghintay; dulo proseso; PARA loop ay sa pangkalahatan synthesizable, ngunit hindi habang loop. PARA loop loop ayon sa isang loop variable na ay dapat maging isang integer o isang enumerated uri. Ang mga loop variable ay hindi ipinahayag. tungkol ...

 

[xtcx]

Oo naman .... ninyo ako ng ilang oras ...... ay i-post

 

[FvM]

Sumasang-ayon ko talaga, maliban para sa rating ang habang loop unsynthesizable. Ang dalawang constructs ay malinaw synthesizable:

 i: = 0; habang i

 

[kvingle]

Well i hindi kailanman sinabi na ang habang loop ay hindi synthesizable. Sinabi ko 'sa pangkalahatang para sa ay synthesizable, ito ay hindi ang kaso sa habang loop.' habang nakahandusay sa magpahiwatig ng walang hanggan hardware (na kung saan ay hindi posible talaga). kung ang isang habang loop ay direct patungo sa may hangganan hardware pagkatapos pagbubuo tool ay tiyak na magpahiwatig ng hardware naaayon.

 

[FvM]

Oo iyong ganap na tama, pero eksaktong hindi mo sabihin kung ang isang habang loop ay maaaring synthesizable sa lahat. Kung sinusundan mo ang HDL ng mga kaugnay na talakayan sa forum, kailangan mong mapansin ang isang malaki halaga ng mga misunderstandings at halata na mga error. Kaya ko nais na linawin, na maaaring ay synthesizable.

 

[kvingle]

Sumasang-ayon ...!! Para sa mga na hindi sa pamamagitan ng sa pagbubuo konsepto ... kailangan namin na banggitin ang mga ito tahasang ..

 

[xtcx]

Minamahal Kvingle,

proseso magsimula para sa i sa 5 downto 1 loop ulat na "ito ay" & integer'image (i) & "pag-ulit"; end loop; ulat "Nakatanggap ako ng loop ..."; maghintay; dulo proseso ;!?

May tila sa isang error na hindi ko maaaring tama o maunawaan ... Mangyari lamang na makakatulong sa akin ... rin kung saan upang suriin ang output ?.... Sa testbench o ModelSIM ... ko don ' t malaman kung anong tool at bersyon ka guys ay ginagamit, ngunit hindi ko makuha ang anumang mga pagpapabuti .... Puwede bang magbigay ng isang sample Para sa-loop na programa na kung saan kayo nagtrabaho?, kaya na maaari kong gamitin at subukan ang mga resulta ... Ang aking bersyon ay Xilinx 8.2i Ise pundasyon edition.please makakatulong sa akin sa clarrify ito duda, ang limitasyon sa antas ng aking programming desirably! ...

 

[kvingle]

Ok.xtcx. i na ibinigay mo ng code para sa mga only.its unawa layunin hindi synthesizable. isulat ang anumang maliit na nilalang-architecture pair.Copy ang proseso na ito at tingnan ang output sa modelsim command prompt.you ay maunawaan kung gaano karaming beses loop makakuha pinaandar at kapag ikaw ay nito. Baguhin 'downto' sa 'sa' at makita kung ano ang error sa iyong code (mga maliit at Big endians .... watch'em) Sana ito ay malinaw ... [Laki = 2] [Kulay = # 999999] Added pagkatapos ng 45 minuto: [/Kulay] [/laki] code para sa iyo .... [Laki = 2] [Kulay = # 999999] Added matapos ang 2 minuto: [/Kulay] [/laki] code

 

[xtcx]

Maraming salamat sa inyo kvingle !.... ko makikita sa ang code at subukan ito ... pa rin hindi ko alam kung paano gumagana modemlsim sa command prompt .... ko makikita dito at sumagot ... Salamat kaibigan !.....

 

[madhavisai]

hindi static loop ay hindi synthesizable kung saan ang bilang static na loop walang timing control systhesizes bilang combinational ckts, static sa tiyempo control synthesizes bilang nanggagalaing cks

 

[xtcx]

Minamahal na "madhavisai",

hindi static na mga loop ay hindi synthesizable kung saan ang bilang static na loop walang timing control systhesizes bilang combinational ckts, magbago sa tiyempo control synthesizes bilang nanggagalaing cks

kaya kong maaring basahin ito, ngunit hindi ko maintindihan ito na ka precisely.Could mangyaring masalimuot ang mga ito sa isang maliit na code kung maaari? ... Ang iyong mga tulong ay highly anticipated at appreciated !.... Salamat !.... Minamahal Kvingle ko pinaandar ang code, at ito ay tunay na tulad ng sinabi mo na may mga resulta sa ilang mga babala at ang loop terminates kung ligtaan ko "DOWNTO" sa PARA loop. Ko maunawaan na ang PARA-loop ay gumagana bilang mo na nabanggit .... Ngunit kung paano simulation ito ay gonna tulong sa real-time na mga coding ?.... Mayroon bang anumang possiblilites na ang loop na ito ay maaaring gamitin para sa realtime coding?. ... Salamat

 

[kvingle]

[Quote = kvingle] i na ibinigay sa iyo ng code para sa unawa ng layunin only.its hindi synthesizable. [/Quote] Oo para sa mga loop ay ginagamit ng maraming beses sa coding.When nais mong magtiklop ng parehong uri ng hardware. Ito ay ginagamit sa mga benches ng pagsubok para sa layunin ng simulation. At mo makita ang command prompt ... hindi mo kailangang gawin doon lamang na makita ang output.

 

[xtcx]

Uy dumating sa Ya ... hindi ko sinubukan ang iyong programa para sa real-time, ngunit kapag sinusubukan kong gamitin na syntax para sa aking mga programa, hindi ko makuha ang eksaktong output .... Iyon ay ang mga pahayag sa loob ng para-loop Mukhang Isinasagawa palagi .... Sinubukan kong suriin ito sa isang maliit na humantong na programa upang na aking ginawa na humantong sa flash 5 beses sa pamamagitan lamang ng NOTing ang output ng 10 beses tulad ng .. na ito, -------- ---------------------------- proseso VARIABEL REG: STD_LOGIC: = '0 '; simulan PARA SA ko sa 10 DOWNTO 0 loop reg: = HINDI (reg); humantong

 

[kvingle]

magkamali ... Well kailangan mo upang maunawaan na ito ay hindi c programming.Whatever isulat mo lumilikha ng hardware sa loob ng chip. Isipin kung ano ang mangyayari kung kumonekta ka output ng inverter sa input ...? iyong disenyo panay combinational ... kaya walang tanong ng kumikislap ang humantong dahil loop makakuha pinaandar sa ilang delta pagkaantala ....( hindi real-time) ay i iminumungkahi sa iyo upang pumunta para sa ilang mga magandang libro sa pagbubuo gamit vhdl .. tungkol ...

 

[FvM]

Isang kumikislap na humantong sa synthesizable code ay dapat laging isama ang isang input ng orasan at ng orasan divider ayon sa pagkakasunud-sunod ng isang counter na binabawasan dalas MHz orasan sa napapansin Hz ng order ng magnitude, implying hindi bababa sa 20 kontra bits. Tingin ko, ang mga kumikislap LEDS halimbawa ay dapat ay tinalakay sa forum bago, ngunit ang isang pagbabasa ng aklat ng VHDL ay maaaring ang pinakamahusay na pangkalahatang opsyon.

 

[xtcx]

Hello Kvingle, cool na down Ya .... ako pagpunta sa pamamagitan ng "VHDL programming sa pamamagitan ng halimbawa" AUTHOR Michael Douglas, pati na rin "RTL disenyo gamit ang VHDL" sa pamamagitan ng pong. Well, ang problema ay ang tagatala version.I 'm gamit ang XST, ngunit ang libro ay nakasulat sa pabor para sa iba pang synthesizer, hulaan ko hindi ang name.Even kung hindi ito ang kaso, Tanging Umikot ang mga halimbawa at mga simulation-based na operasyon ay ibinigay sa maraming mga libro hindi sa real-time na operasyon, na kung paano sila kumilos sa hardware halimbawa ...... at samakatuwid ang pagkalito .... Paumanhin para sa aking maliit na maninira !.....: D At FVM, gusto ko na sinubukan paghahati ang orasan sa ilang Hz upang patakbuhin ang para sa-loop, ngunit sana ay nabigo ito!, Narinig ko ito mula sa ilang ng aking mga kaibigan na PARA-loop ay synthesizable, ngunit para lamang sa mga simulation layunin, hindi para sa tunay -TIME ... Akala ko u mga eksperto ay maaaring na ginagamit sa iyong mga codings at kaya ko tinanong para sa mungkahi ... Salamat sa iyo para sa iyong mga pasyente tugon !....

 

[kvingle]

Ok. Ako ay magbigay ng halimbawa ng synthesizable para sa loop ... makita ang loop na ito kinakalkula ang pagkakapare-pareho ng isang 32 bit ng vector. kasama ang file na i may naka-attach ang isang snap ng hardware yielded mula sa code. maaari mong makita nito ng isang 32 na xor input. synthesize at mag-check sa iyong pagtatapos.

 

[kvingle]

[Quote = xtcx] Narinig ko ito mula sa ilang ng aking mga kaibigan na PARA-loop ay synthesizable, ngunit lamang para sa simulation na layunin, hindi para sa real-time na ...[/quote] Gusto ko ang iyong mga kaibigan oxymorons.BTW ano ang gagawin mo bang sabihin sa pamamagitan ng sythesizable ngunit para lamang sa mga simulation . Ang mga vhdl code na ito kaya primitive sa likas na katangian na wala i tingin isang iba't ibang mga tool na ito putulin ang paa. Pagkatapos ng lahat ng sabihin nila VHDL ay portable.

 

[xtcx]

Oo, tama, ipaalam sa aking mga kaibigan pumunta ... Mahina ng them.Ok ako ay subukan ang iyong code at makabalik ka ng resulta sa lalong madaling panahon ....