S
spriteice
Guest
Hi All,
Kasalukuyang ako ay paggawa ng isang proyekto na kung saan ay gumagamit ng 5 Virtex 2 FPGAs (A, B, C, D, E).FPGA E makakakuha ng data mula sa isang PC sa pamamagitan ng mga PCI-bus at distributes ang data pantay sa 5 FPGAs.Sa bawat FPGA may 10 sa pagproseso ng mga yunit para sa papasok na data.
Dahil ang 5 FPGAs ay isagawa ang lohika ang parehong pag-andar (FPFA E nagdadala isa pang karagdagang gawain --- sa pakikipag-usap sa PC gamit ang PCI-bus).Sila pareho ang VHDL source code at ang parehong tiyempo constraints.Ang pagkakaiba lamang sa mga ito ay ang Pin assignment.
Ngunit, kahanga-hanga, ang iba't-ibang asignatura Pin lumikha ng malaking problema para sa akin.
Ang orasan panahon pagpilit ay naka-set sa 144Mhz (4 * 36Mhz, ang onboard osileytor) sa simula.Pagkatapos ng pagtatapos ng P & R, FPGA E matugunan ito 144Mhz kinakailangan ngunit lahat ng iba pang 4 FPGAs nabigo.Ito ay lubos na kamangha-mangha dahil FPGA E naglalaman ng more lohika at gumagamit more hiwa kaysa sa iba pang 4 FPGAs.
Kaya ko nabawasan ang orasan sa panahon 108Mhz at gawing muli ang P & R para sa A, B, C, D.Oras na ito FPGA B & E lumipas.Ngunit A & C pa rin nabigo.Ako had upang mabawasan 2 Processing Yunit para sa A & C upang gumawa ng mga ito sa pagtakbo sa 108MHz.
Ako ay lubos na bago sa FPGA at walang ideya na kung bakit ako makakakuha ng ganoong mga kakaibang resulta.Please help me and drop ako ng ilang mga payo upang malutas ang problemang ito.<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Sa isang kisap-mata" border="0" />Thanks a lot.
Kasalukuyang ako ay paggawa ng isang proyekto na kung saan ay gumagamit ng 5 Virtex 2 FPGAs (A, B, C, D, E).FPGA E makakakuha ng data mula sa isang PC sa pamamagitan ng mga PCI-bus at distributes ang data pantay sa 5 FPGAs.Sa bawat FPGA may 10 sa pagproseso ng mga yunit para sa papasok na data.
Dahil ang 5 FPGAs ay isagawa ang lohika ang parehong pag-andar (FPFA E nagdadala isa pang karagdagang gawain --- sa pakikipag-usap sa PC gamit ang PCI-bus).Sila pareho ang VHDL source code at ang parehong tiyempo constraints.Ang pagkakaiba lamang sa mga ito ay ang Pin assignment.
Ngunit, kahanga-hanga, ang iba't-ibang asignatura Pin lumikha ng malaking problema para sa akin.
Ang orasan panahon pagpilit ay naka-set sa 144Mhz (4 * 36Mhz, ang onboard osileytor) sa simula.Pagkatapos ng pagtatapos ng P & R, FPGA E matugunan ito 144Mhz kinakailangan ngunit lahat ng iba pang 4 FPGAs nabigo.Ito ay lubos na kamangha-mangha dahil FPGA E naglalaman ng more lohika at gumagamit more hiwa kaysa sa iba pang 4 FPGAs.
Kaya ko nabawasan ang orasan sa panahon 108Mhz at gawing muli ang P & R para sa A, B, C, D.Oras na ito FPGA B & E lumipas.Ngunit A & C pa rin nabigo.Ako had upang mabawasan 2 Processing Yunit para sa A & C upang gumawa ng mga ito sa pagtakbo sa 108MHz.
Ako ay lubos na bago sa FPGA at walang ideya na kung bakit ako makakakuha ng ganoong mga kakaibang resulta.Please help me and drop ako ng ilang mga payo upang malutas ang problemang ito.<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Sa isang kisap-mata" border="0" />Thanks a lot.