J
jkfoo
Guest
Hi,
Ako ng halimbawa ng isang Coregen binuo adder sa aking mga disenyo, at ang synthesized gamit FPGA Express.Ang tiyempo Ipinapakita ng ulat na zero tiyempo-antala sa mga partikular na adder, na kung saan ay hindi tama.Ang aktwal na pagkaantala ay maaari lamang matapos na iniulat ng lugar at ruta.Kahit sino malaman kung bakit?Thx.
Ako ng halimbawa ng isang Coregen binuo adder sa aking mga disenyo, at ang synthesized gamit FPGA Express.Ang tiyempo Ipinapakita ng ulat na zero tiyempo-antala sa mga partikular na adder, na kung saan ay hindi tama.Ang aktwal na pagkaantala ay maaari lamang matapos na iniulat ng lugar at ruta.Kahit sino malaman kung bakit?Thx.