zero pagkaantala tiyempo matapos napilitan optimization sa FPGA?

[jkfoo]

Hi,

Ako ng halimbawa ng isang Coregen binuo adder sa aking mga disenyo, at ang synthesized gamit FPGA Express.Ang tiyempo Ipinapakita ng ulat na zero tiyempo-antala sa mga partikular na adder, na kung saan ay hindi tama.Ang aktwal na pagkaantala ay maaari lamang matapos na iniulat ng lugar at ruta.Kahit sino malaman kung bakit?Thx.

 

[news]

Analitycy przewidują, że pierwsze mobilne urządzenia (tablety i smartfony) wyposażone w szybką pamięć LP-DDR4 (Low Power Double Data Rate) trafią na rynek w przyszłym roku. Jeszcze niedawno mówiło się, że może to nastąpić najwcześniej w 2016/2017 roku. Okazuje się, że również i w tym przypadku nowa technologia trafi do rąk użytkowników szybciej niż można się było tego spodziewać.

Read more...

 

[skynet]

Hi jkfoo,

Bago ka magsimula sa synthesize isang disenyo gamit ang FPGA Sythesize kasangkapan, kailangan mong isaayos ang lahat ng mga pagpilit tulad ng disenyo ng bilis, fan-in, fan-out, at
iba pa ng iba pang mga marunong ng synthesizer ay magpapakita ng mga zero pagkaantala na landas kung hindi ninyo mai-configure ang mga pagpilit.

pagturing,
SkyNet

 

[Walang tao]

Coregen wrape ang xilinx kauna-unahan sa loob ng cell, fpga-express kumuha ito bilang isang itim-box at hindi magbigay ng impormasyon ng tiyempo para ipagpapalagay 0 delta-antala.

 

[jkfoo]

Salamat sa sagot.Do you mean na walang paraan na ang mga fpga-express maaaring iulat ang tiyempo ng coregen cell.Kung iyon ang kaso, paano ay ang disenyo malaman kung ang disenyo ay natutugunan tiyempo bago magpatuloy sa mga lugar at ruta?Paano ang tungkol sa ibang mga kasangkapan tulad ng synplify at leonardo, maaari sila ng ulat na ang tamang timing?

 

[Walang tao]

Ano ang mga fpga compilers ay may vendor tiyempo library sa caculate ang "sinauna cell" pagka-antala ng 2 sukat (pagmamaneho, load).Ang coregen magdagdag ng ilang mga tagatala direktiba tulad ng / / synthesis black_box, synopsys translate_off na sabihin sa tagatala gawin ang macro bilang itim na kahon, Ito blackbox walang tiyempo library info, tagatala huwag pansinin ito at i-set ito sa 0 delay oras.Hanapin ang iyong tagatala-install dir / lib / <vendor device> / upang makita kung ano ang kauna-unahan cell tiyempo lib magbigay, Kung gusto mong makita ang tiyempo ulat, tanggalin ang mga tagatala direktiba o patagin ang iyong macro adder, ulat ng tiyempo-mula-sa input output .