[VHDL] magtalaga ng halaga sa ang 'std_logic_vector' bilang decimal na numero (o iba pang nababasa na paraan)

[courteous]

Gusto ko upang italaga ang lahat ng mga zero sa 32-bit [font = Fixedsys] std_logic_vector [/font]. Mayroon bang isang paraan upang maiwasan ang pagsusulat ng "0000 ... 0000"? [SIZE = 1] Marahil ulok tanong [/SIZE]: ngiti:

 

[alexan_e]

gamitin ang my_signal '0 ');

 

[TrickyDicky]

iyong pamagat at iyong tanong sa post 2 magkaibang mga bagay. Elexan anwered iyong tanong sa post. Ngunit para sa tanong sa title - std_logic_vector ay hindi isang numero, kaya mong i-type ang convert sa pamamagitan ng unsigned o sign uri upang makakuha ng isang std_logic_vector. Aking pangunahing tanong ay bakit nais mong upang magtalaga ng decimal na numero sa isang std_logic_vector? Ang std_logic_vector ng load ng bits. Ang sign at unsigned uri ay nilalayong itinuturing tulad ng integer. At sa na tandaan, maaari mong gawin ito: my_slv

 

[courteous]

Sa pamamagitan ng "decimal na numero" ko (vaguely, umamin ako) ipinahiwatig ng isang madaling alternatibo sa 32 zero. Alexan_e, salamat para sa nagpapaalala sa akin ng [font = Fixedsys] pang iba => '0 '[/font] ... Dapat ko na kilala ito. :-|