VHDL-kontra kahirapan

[V]

im pagbuo 1 ms pulso ..... ngunit sa aking halaga ng code bilang ay hindi incrementing bakit?? wht problema ... plz gabay .. - Makabuo ng 1 ms tumibok-input freq 50 MHz library ieee; gamitin ieee.std_logic_1164.all; entity pulse_1ms ay port (clk: sa std_logic; reset_ne: sa std_logic; v: sa std_logic; x: out std_logic); dulo; Arkitektura beh ng pulse_1ms ay uri ng estado (idle, a, b, c); signal p_state, n_state: estado; signal pulso, reset_pulse: std_logic; signal bilang: integer hanay 0 hanggang 50000; - 50 MHz - count = 50000 simulan ang proseso (reset_ne, clk) simulan kung (reset_ne = '0 ') at pagkatapos p_state

 

[nand_gates]

Quick ayusin! suriin ito nakumpleto na ang pagkamapagdamdam listahan ko! Kailangan mong ayusin ur magpahinga ng ang code. Sa ang code na ito dahil sa bilang ng simulation ay pumunta sa walang hanggan loop!! Kailangan mong ayusin ito!

 - bumuo ng 1 ms tumibok-input freq 50 MHz library ieee; gamitin ieee.std_logic_1164.all; entity pulse_1ms ay port (clk: sa std_logic; reset_ne: sa std_logic; v: sa std_logic; x: out std_logic) ; dulo; beh ng architecture ng pulse_1ms ay uri ng estado (idle, a, b, c); signal p_state, n_state: estado; signal pulso, reset_pulse: std_logic; signal bilang: integer hanay 0 hanggang 50000; - 50 MHz - count = 50000 simulan ang proseso (reset_ne, clk) simulan kung (reset_ne = '0 ') at pagkatapos p_state

 

[V]

Hi nand_gate .. Salamat A maraming ... Kaya dito ang key ay bilang ng signal ay nakarehistro ... kaya sa simulation ugali namin walang hanggan loop ..... salamat muli ...