VHDL code para sa 4-bit-ahas gamit ieee.numeric_std.all

[chopic]

Hello =] Mayroon akong magsulat ng isang VHDL code para sa 4-bit-ahas gamit ang ieee.numeric_std.all na pakete. kaya i kinda wrote ang beggining ngunit ang aking problema ay na wala ko alam kung paano upang idagdag sa std_logic_vector (mga) sa isang solong bit ng std_logic (magdala sa): library ieee; ang gamitin ieee.std_logic_1164.all; paggamit ieee.numeric_std. lahat; ader entity ay port (

a, b: sa std_logic_vector (3 downto 0); carry_in: sa std_logic; kapwa: buffer std_logic; s: ng buffer std_logic_vector (3 downto 0));​

dulo ader; ang architecture arc_ader ng ader ay simulan ang proseso (a, b, carry_in) magsimula ng

 

[Dave_PL]

Maaari mong isulat ang sth tulad na:

 entity pagsubok ay port (A: sa std_logic_vector (3 downto 0); B: sa std_logic_vector (3 downto 0); C_OUT: out std_logic; Sum: sa out std_logic_vector (3 downto 0)) , pagtatapos pagsubok ng entity; ang architecture a_test ng pagsubok ay simulan (C_OUT, kabuuan)

 

[chopic]

Tnx ngunit dapat i gamitin ang "unsigned" na bagay nang walang anumang pagdudugtong o loop = \

 

[TrickyDicky]

Bakit ang iyong input sa std_logic at std_logic_vector? bakit hindi sila bilang unsigned? pagkatapos wala ka kailangan upang gawin ang mga conversion ng uri. Dave ay halos doon, ngunit siya nakalimutan ang unsigned uri (o sinubukan niya na gamitin ang non-standard na std_logic_unsigned pakete). Kailangan mong gawin ang ilang na pagdudugtong upang makakuha ng ito upang gumana. Bilang isa pang punto, wala ko gusto ang buffer (ni gawin ang karamihan ng mga tao). Standard pagsasanay ay mayroon na ngayong karamihan sa mga tao ang gumagamit ng mga panloob na signal-imbak ng mga halaga. Ngunit kung maggiit sa paggamit ng std_logic_vector sa ports:

 ng architecture arc_ader ng ader ay Ang signal s_i: unsigned (4 downto 0); simulan s_i