Verilog talata komento

S

SweetMusic

Guest
Hi Paano i komento ng isang talata sa Verilog - modelsim (hindi linya sa pamamagitan ng linya sa "//")?
 
Talagang Gorkin ay tama. Iyon ay ang paraan upang gawin ito. Ano ang iyong code hitsura at ano ang gagawin mo bang sabihin na "hindi ito gumana"? rb
 
Kaya kung ano ang error ka ba? Bilang ako nabanggit, ang mga komento sa Verilog ay tulad ng C, / / para sa isang linya at / * * / para sa maraming mga linya. rb
 
Mayroon akong "/ * * /" doon ... at ang talata ay hindi nagkomento (berde) ...
 
Pagkatapos ay ang iyong problema ay sa editor. Kung ikaw maglista o synthesize ang code na ako sigurado makikita mo na ang mga input ay nawala. rb
 
Ako subukan sa crimpson editor. At ito ay gumagana! So Sumasang-ayon ako na ito ang problema sa editor. Tingin ko dapat mong i-configure ito sa ilang paraan.
 
Hi Paano i komento ng isang talata sa Verilog - modelsim (hindi linya sa pamamagitan ng linya sa "//")?
 
Talagang Gorkin ay tama. Iyon ay ang paraan upang gawin ito. Ano ang iyong code hitsura at ano ang gagawin mo bang sabihin na "hindi ito gumana"? rb
 
Kaya kung ano ang error ka ba? Bilang ako nabanggit, ang mga komento sa Verilog ay tulad ng C, / / para sa isang linya at / * * / para sa maraming mga linya. rb
 
Mayroon akong "/ * * /" doon ... at ang talata ay hindi nagkomento (berde) ...
 
Pagkatapos ay ang iyong problema ay sa editor. Kung ikaw maglista o synthesize ang code na ako sigurado makikita mo na ang mga input ay nawala. rb
 
Ako subukan sa crimpson editor. At ito ay gumagana! So Sumasang-ayon ako na ito ang problema sa editor. Tingin ko dapat mong i-configure ito sa ilang paraan.
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top