Verilog maglista ng Problema

[davyzhu]

Hello sa lahat,

May tatlong ilista problema,

[1] address [15:0] = (addr [7:0], address_low [7:0]);
ang "address" at "address_low" ay reg at "addr" ay input,

ang mga error ay
malapit sa "[": expecting: IDENT,
malapit na ",": expecting: '('
malapit sa ")": expecting: '('

[2] kung sino pa ang paririto (! Ale_n at psen_n at (address [15:8] == BASE_ADDR))

ang mga error ay
malapit sa "at": syntax error
malapit sa ")": expecting: ',' ';'

[3] kaso (address [7:0])
STATUS_ADDR:

ang mga error ay
malapit sa "STATUS_ADDR": expecting: ';'

BTW, ano ang IDENT?

Pagbati,

Davy Zhu

 

[Big Boy]

Sigurado ka ba na sumulat ng libro para sa verilog, at hindi vhdl?

Syntax tila tama, mahirap sabihin na walang ang konteksto ng source code.

Ikaw ay maaaring magkaroon ng nalimutan ang isang 'magsimula' o ilang iba pang mga pahayag sa harap ng mga error, hal:

laging @ (posedge clk)
pahayag 1;
pahayag 2;
pahayag 3;

Pagkatapos, ikaw
ay para sa mga kakaibang error ...

 

[davyzhu]

Hello sa lahat,

Nahanap ko ang kasagutan sa sarili ko,
[1] addr ay dapat "kawad"
[2] palitan ang "at" sa & &
[3] miss "endcase"
Huling-edit sa pamamagitan ng davyzhu sa 11 Aug 2004 10:30; edit 1 oras sa kabuuang

 

[Arthurzss]

[3] kung ang mga pahayag ay walang laman, ay kailangan mong idagdag ang ";" matapos na ito.At gamitin ang "endcase" sa dulo kaso pangungusap.

 

[davyzhu]

BTW, ano ang IDENT sa modelsim?

Ito lagi appares sa itala error.

Pagbati,

Davy Zhu

 

[Big Boy]

IDENT ay maikli para sa mga identifier, tulad ng sa 'expecting identifier'.

 

[gaonkc]

reg uri ay hindi maaaring italaga sa isang uri ng kawad,
gamitin o & & & para palitan ang "at"