verilog (? :) Expression sa VHDL

[lonsta]

Hi, ako ay isinasaalang-alang kung paano upang isalin ang isang verilog expression sa VHDL bilang:

 ng {carry, phase_acc}

 

[FvM]

Oo, VHDL ay hindi magbigay ng isang concantenate operasyon para sa kaliwa-side operator. Maaari mo lamang isulat ang dalawang linya o gumamit ng isang intermediate variable upang hawakan ang buong haba ng expression. Minsan, ang VHDL ay isang bit higit pa maligoy sa Verilog. Ngunit ang mga nalikhang code ay hindi maaapektuhan sa pamamagitan ng iba't ibang estilo pagtatalaga hangga't sila ay functionally katumbas, sila ay inaasahan upang wakasan sa parehong lohika cell pagmamapa.

 

[lonsta]

Salamat para sa tulad ng isang mabilis na reply, nakuha ko ito Mayroon akong upang magsulat ng higit pang mga code. Ko lang gumanap ng isang simpleng simulation at sa pamamagitan ng simulation ito ay malinaw na para sa verilog code sa itaas, dalhin at phase_acc ang ay refresh kanan kapag phase_acc ang nagbago, ngunit para sa aking code sa VHDL ang mga data-refresh ang isang orasan mamaya lamang dahil sa isang rehistro ng pha_tmp.! Pagkatapos ko isulat na muli ang aking code, halili ang signal pha_tmp sa isang variable pha_tmp, ito ay ok, sa tingin ko ito ay pa rin ang signal / varaiable tanong. : D Salamat para sa lahat ng [/img]