verilog dynamic Instantiation??

[sivasankar]

Hi, ba sa katawan anumang kung Paano magtiklop ng isang module Instantiation para sa maramihang mga oras dynamic sa VERILOG? Halimbawa `ifdef PHY_MEM_4` tukuyin MEM 4 `elsif PHY_MEM_5` tukuyin MEM 5 `endif RAM U_RAM (cs_n, cas_n ras_n, .....); gusto ko ang RAM Halimbawa na ito upang maging replicated maraming beses depende sa dirictives compilier` tukuyin MEM 4 o 5 o 6 ... tumugon sa akin sivasankar

 

[EEHardware]

Gusto ko malaman tungkol sa ito, masyadong. maaari sinuman alam, mangyaring tumugon at pm sa akin!

 

[zhangyong]

Paumanhin, sa tingin ko ay hindi paraan ng simle / shortcut

 

[silver_kiss]

doon ay walang maikling gupit u hve sumulat ng ito ngunit ang panloob na mga signal ng u hve pagpipilian gamitin o hindi

 

[radix]

Magandang oras upang lumipat sa VHDL at gamitin ang bumuo ng statement. Lamang kidding, kaya walang mga apoy o nagsisimula ng isang relihiyon digmaan sa pagitan ng VHDL at verilog, okay? Tingin ko kung ano ang isang maraming ng mga tao gawin ay magpatakbo ng isang pre-processor, tulad ng isang PERL script, sa kanilang mga verilog code upang mahawakan ang mga bagay tulad nito. Ako pangunahing gamitin VHDL ngunit ako ay nagtrabaho sa isang tindahan ng verilog ng ilang taon ay bumalik kung saan ang isa sa ang guys ay pangalan ng kanyang orihinal na source file *. vpre. Pagkatapos siya ay tumakbo ang kanyang pre processor sa kanila at i-convert ang mga ito sa karaniwang *. v file. Bilang karagdagan sa Kinokopya instantiations ay siya rin ang ilang pansimula uri / lapad ng port check. Ugat