Verilog code pagbibigay error ...

[appu1985]

Maaari anumang katawan ipaalam sa akin kung bakit .. ang aking mga code ay hindi tumatakbo sa Xilinx Ise Simulator .. Its lamang asimple code pa na hindi tumatakbo ...module pelement (ii, XI, pay, psi, clk, m1, m2, io, xo, po, psj);
/ / Parameter Learning Rate ng neural network
parameter lrate = 0,01;
/ / Magpasok ng port ng processing sangkap
input [5:0] ii; / / Index ng pixel input sa pagpoproseso ng sangkap
input [7:0] XI; / / pixel value input sa pagpoproseso ng sangkap
input [3:0] pay; / / Index ng bilang ng mga taong na ang imahe ay ini-input
input [7:0] psi; / / Bahagyang Sum Input mula sa nakaraang processing sangkap
input clk;
input m1; / / Piliin Signal para sa pagpapasya sa mga mode ng operasyon kung Pagsasanay o pagkilala
input m2; / / Piliin Signal para sa pagpapasya sa sa Pagsasanay mode kung kami ay upang makalkula ang output o I-update ang timbang
/ / Output port ng processing sangkap
output [5:0] io; / / Output ang indeks ng mga pixel
output [7:0] xo; / / output ng pixel halaga
output [3:0] po; / / Output ng Tao index
output [7:0] psj; / / Output ang na-update Bahagyang sum kinakalkula sa Processing ng sangkap na ito
/ / Magrehistro Definition
reg [7:0] pso;
reg [7:0] y [9:0];
reg [7:0] yrecog;
reg [7:0] w [4095: 0];
reg [7:0] psw;
reg [7:0] g;
reg [7:0] w1;
reg [7:0] psj;
reg [7:0] yrec;
reg [7:0] regr;
/ / Wires
kawad [7:0] t;
kawad [15:0] d;
kawad [15:0] out;
kawad [15:0] temp;
kawad [15:0] y2;
kawad [31:0] temp1;
laging @ (m1 o m2)
magsimula: abc1
kung (m1! = 0) magsisimulang
kung (m2! = 0) magsisimulang
mult m1 (XI, w [ii], t);
magdagdag ng A1 (t, psi, psj);
kung (ii> = 4095) magsisimulang
/ / laging @ (clk)
magtalaga y [pay] = psj;
wakasan
wakasan
magtalaga ng io = ii;
magtalaga ng xo = XI;
magtalaga po = pay;
wakasan
kung (m1! = 0) magsisimulang
kung (m2) magsisimulang
mult m2 (lrate, y [pay], d);
mult m3 (d, XI, out);
magdagdag ng a2 (out, w [ii], temp);
mult m4 (y [pay], y [pay], y2);
mult m5 (y2, w [ii], temp1);
magdagdag ng a3 (temp1, psw, g);
magtalaga ng psw = g;
awasin s1 (temp, temp1, w1);
magtalaga ng w [ii] = w1;
laging @ (clk)
simulan
magtalaga ng io = ii;
magtalaga ng xo = XI;
magtalaga po = pay;
magtalaga ng psj = psw;
wakasan
wakasan
wakasan
kung (m1 == 1'b0) magsisimulang
mult m6 (x [ii], w [ii], regr);
kung (ii> = 4095) magsisimulang
magtalaga ng yrecog = yrec;
wakasan
kung hindi
simulan
magdagdag ng A4 (yrec, regr, tempre);
magtalaga ng yrec = tempre;
wakasan
wakasan
wakasan
endmodule

 

[nand_gates]

Ang iyong problema ay ur coding verilog bilang c / c code.
Isipin hardware una at pagkatapos ay gamitin verilog sa makatarungan ilarawan ito.Verilog ay isang HDL ibig sabihin
hardware paglalarawan wika!
Ikaw ur self kung ano ang tingin ng hardware ur code ay bubuo!ikaw ay makakuha ng ideya!