T
trytry
Guest
kailangan namin ng isang pagpapatunay na engineer mapilit gamit specman tools at pisikal na disenyo ng inhinyero (unang nakakaharap, kakayahan o astro / Apollo).Anumang isa interesado, pls.iwan mo ang contact info o padalhan ako ng email sa bullyaya (at) yahoo.com
ikaw ay kailangang may pahintulot muna
US nagtatrabaho.
Pisikal na Senior Design Engineer magma, ritmo o Synopsys
Karanasan: 5-10 taon
Pananagutan: - may pananagutan para sa pisikal na disenyo ng pagpapatupad ng mga kumplikadong SoCs
- Kalahok sa mga pisikal na disenyo methodologies at daloy Automation
- Floorplan, placeand ruta, signal integridad iwas / pag-aayos, kapangyarihan / orasan pamamahagi, tiyempo pagpipinid - tiyempo, kapangyarihan, orasan at ingay na pagtatasa at DRC / LVS
Minimum Requirements:
- BSEE, MSEE ginustong
- 2 taon ng karanasan sa block at maliit na tilad sa antas ng pisikal na disenyo sa 0.13u o 90u teknolohiya.
- Kailangang may matagumpay na subaybayan ang mga rekord ng taping kumplikadong chips (min 2m gate) gamit magma, ritmo o Synopsys P & R tools
- Unawa ng malalim sub-mikron disenyo ng mga problema at solusyon (tagas kapangyarihan, signal integridad, antena
at iba pa)
- Bago karanasan sa disenyo ng tiyempo pagwawakas, orasan / kapangyarihan pamamahagi at pagtatasa, Rc bunutan, lugar at ruta.
- Hands sa mga karanasan sa pagpapatakbo ng static tiyempo analysis (Sta) tools tulad ng primetime (PT-SI).Circuit level-intindi ng oras ng kritikal na mga landas sa ang disenyo
- Dapat ay isang kapangyarihan gumagamit ng P & R at pagtatasa ng mga kasangkapan mula sa magma (sabog Fusion, sabog Lumikha), Synopsys (Primetime, STAR-RCXT), Mentor (kalibre)
- Coding karanasan sa C , C, Perl at TCL isang malaking plus
Senior Verification Engineer
Karanasan: 5-10 taon
Mga kinakailangan:
-Fullchip verification testbench at kapaligiran ng paggawa at para sa mga multi-milyong gate ASIC / SOC.
-Skilled sa Automation at ang scripting: Perl, Gawin
-Dapat na maging napaka-eksperto sa Verilog, Vera, SystemC o Specman
-Ability na magsulat disenyo panoorin para sa mga sangkap at modules sa pagpapatunay na kapaligiran (test benches, sistema ng mga modelo,
at iba pa)
Kailangang-may tunay na karanasan sa ilang mga protocol tulad ng USB2.0, PCI-Express, Yutopia, SPI, DDR Memory controller, EIO, SATA o Pos-PHY-Dapat magkaroon ng mahusay na self-driven na kakayahan "mamuno sa isang proyekto ng pagpapatunay.
Minimum Requirements:
-BSEE, MSEE ginustong
-Min 5yr karanasan sa pagpapatunay
ikaw ay kailangang may pahintulot muna
US nagtatrabaho.
Pisikal na Senior Design Engineer magma, ritmo o Synopsys
Karanasan: 5-10 taon
Pananagutan: - may pananagutan para sa pisikal na disenyo ng pagpapatupad ng mga kumplikadong SoCs
- Kalahok sa mga pisikal na disenyo methodologies at daloy Automation
- Floorplan, placeand ruta, signal integridad iwas / pag-aayos, kapangyarihan / orasan pamamahagi, tiyempo pagpipinid - tiyempo, kapangyarihan, orasan at ingay na pagtatasa at DRC / LVS
Minimum Requirements:
- BSEE, MSEE ginustong
- 2 taon ng karanasan sa block at maliit na tilad sa antas ng pisikal na disenyo sa 0.13u o 90u teknolohiya.
- Kailangang may matagumpay na subaybayan ang mga rekord ng taping kumplikadong chips (min 2m gate) gamit magma, ritmo o Synopsys P & R tools
- Unawa ng malalim sub-mikron disenyo ng mga problema at solusyon (tagas kapangyarihan, signal integridad, antena
at iba pa)
- Bago karanasan sa disenyo ng tiyempo pagwawakas, orasan / kapangyarihan pamamahagi at pagtatasa, Rc bunutan, lugar at ruta.
- Hands sa mga karanasan sa pagpapatakbo ng static tiyempo analysis (Sta) tools tulad ng primetime (PT-SI).Circuit level-intindi ng oras ng kritikal na mga landas sa ang disenyo
- Dapat ay isang kapangyarihan gumagamit ng P & R at pagtatasa ng mga kasangkapan mula sa magma (sabog Fusion, sabog Lumikha), Synopsys (Primetime, STAR-RCXT), Mentor (kalibre)
- Coding karanasan sa C , C, Perl at TCL isang malaking plus
Senior Verification Engineer
Karanasan: 5-10 taon
Mga kinakailangan:
-Fullchip verification testbench at kapaligiran ng paggawa at para sa mga multi-milyong gate ASIC / SOC.
-Skilled sa Automation at ang scripting: Perl, Gawin
-Dapat na maging napaka-eksperto sa Verilog, Vera, SystemC o Specman
-Ability na magsulat disenyo panoorin para sa mga sangkap at modules sa pagpapatunay na kapaligiran (test benches, sistema ng mga modelo,
at iba pa)
Kailangang-may tunay na karanasan sa ilang mga protocol tulad ng USB2.0, PCI-Express, Yutopia, SPI, DDR Memory controller, EIO, SATA o Pos-PHY-Dapat magkaroon ng mahusay na self-driven na kakayahan "mamuno sa isang proyekto ng pagpapatunay.
Minimum Requirements:
-BSEE, MSEE ginustong
-Min 5yr karanasan sa pagpapatunay