X
xxcxy
Guest
Hi! Mayroon akong Problema sa aking mga kasalanan simulation. Una ko nilikha ang eskematiko sa eskematiko kompositor tool. Susunod na ginawa ko ang functional na simulation sa Verilog-XL na kung saan ay mahusay na gumagana. (Ako `m workin sa ang Verilog-XL tool Pagsasama Control at isang estimulo-file (test.verilog)). Pagkatapos ko nilikha ng isang pampasigla file na tinatawag na test.verifault (sa ilalim ng isang bagong run-directory), ngunit kapag ako `m kino-compile ang file na ito sa Pagsasama-sama ng tool na nakukuha ko para sa bawat Verifault-XL gawain sa file ng pampasigla ang mensaheng ito: Nilalaktawan ang dayuhang gawain ng Verifault $ fs_ ........ Posible na ito ay may isang bagay na gawin sa aking. Simrc-file Salamat in advance para sa iyong tulong!