A
arbalez
Guest
ay ito tunay na kami upang maiwasan ang paggamit ng mga variable na kung gusto namin ang aming mga code na maaaring maging RTLed?kaya magagawang maging synthesized?
Navigation
Install the app
How to install the app on iOS
Follow along with the video below to see how to install our site as a web app on your home screen.
Note: This feature may not be available in some browsers.
More options
You are using an out of date browser. It may not display this or other websites correctly.
You should upgrade or use an alternative browser.
You should upgrade or use an alternative browser.
S
silencer3
Guest
Variable nakakakuha synthesized.Ito ay depende sa coding.
Ang pangunahing kaibahan para sa mga variable ay dumating, kapag u gawin kunwa.Ngunit pakiramdam ko na para sa pagbubuo, ito ay ok na gamitin ang mga variable.pls do check ur RTL matapos ang pagbubuo para sa tamang RTL.
Ang pangunahing kaibahan para sa mga variable ay dumating, kapag u gawin kunwa.Ngunit pakiramdam ko na para sa pagbubuo, ito ay ok na gamitin ang mga variable.pls do check ur RTL matapos ang pagbubuo para sa tamang RTL.
T
Thomson
Guest
Iba't-ibang mga wika na lohika ay maaaring magkaroon ng iba't-ibang synthesizable patnubay, mangyaring basahin ang mga alituntunin na ito batay sa iyong lohika wika.
Narito ang listahan ng mga lamang ng dalawang kilalang mga wika na lohika VHDL at Verilog:
<1> para sa VHDL, mga variable na higit sa lahat ay ginagamit upang ipahiwatig combinatirial logics, subalit kung ikaw ay tunay na inaasahan, ang sequential logics maaaring din binuo, na kung saan ay hindi inirerekomenda.
<2> para sa VErilog, walang mga konsepto ng mga variable.lamang Wire o reg ay maaaring gamitin.Of course, maaari kang kumuha ng reg bilang variable kapag ginagamit sa proseso.
Ang pinakamainam ay upang sumangguni sa synthesizalbe alituntunin kung kayo pareho para sa VHDL at Verilog.
Thomson
Narito ang listahan ng mga lamang ng dalawang kilalang mga wika na lohika VHDL at Verilog:
<1> para sa VHDL, mga variable na higit sa lahat ay ginagamit upang ipahiwatig combinatirial logics, subalit kung ikaw ay tunay na inaasahan, ang sequential logics maaaring din binuo, na kung saan ay hindi inirerekomenda.
<2> para sa VErilog, walang mga konsepto ng mga variable.lamang Wire o reg ay maaaring gamitin.Of course, maaari kang kumuha ng reg bilang variable kapag ginagamit sa proseso.
Ang pinakamainam ay upang sumangguni sa synthesizalbe alituntunin kung kayo pareho para sa VHDL at Verilog.
Thomson
S
semiconductorman
Guest
Hindi na kadalasan ay hindi ito ang kaso sa karamihan ng mga kasangkapan sa pagbubuo magagamit na ngayon.Ang tanong ng synthesisable o hindi ay nakasalalay sa kung paano mo tukuyin / disenyo sa hdl.Ako ipagpapalagay na nakatanggap na u marahil ay pakikipag-usap tungkol sa vhdl dito.basta't ikaw ay sinusubukan upang matukoy ang combo na lohika na may mga variable na ikaw ay prety ligtas.masaya 'RTL'ing
<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Ngiti" border="0" />
<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Ngiti" border="0" />
A
arbalez
Guest
semiconductorman wrote:
Hindi na kadalasan ay hindi ito ang kaso sa karamihan ng mga kasangkapan sa pagbubuo magagamit na ngayon.
Ang tanong ng synthesisable o hindi ay nakasalalay sa kung paano mo tukuyin / disenyo sa hdl.
Ako ipagpapalagay na nakatanggap na u marahil ay pakikipag-usap tungkol sa vhdl dito.
basta't ikaw ay sinusubukan upang matukoy ang combo na lohika na may mga variable na ikaw ay prety ligtas.
masaya 'RTL'ing
<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Ngiti" border="0" />
Hindi na kadalasan ay hindi ito ang kaso sa karamihan ng mga kasangkapan sa pagbubuo magagamit na ngayon.
Ang tanong ng synthesisable o hindi ay nakasalalay sa kung paano mo tukuyin / disenyo sa hdl.
Ako ipagpapalagay na nakatanggap na u marahil ay pakikipag-usap tungkol sa vhdl dito.
basta't ikaw ay sinusubukan upang matukoy ang combo na lohika na may mga variable na ikaw ay prety ligtas.
masaya 'RTL'ing
<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Ngiti" border="0" />
A
arbalez
Guest
arbalez wrote:semiconductorman wrote:
Hindi na kadalasan ay hindi ito ang kaso sa karamihan ng mga kasangkapan sa pagbubuo magagamit na ngayon.
Ang tanong ng synthesisable o hindi ay nakasalalay sa kung paano mo tukuyin / disenyo sa hdl.
Ako ipagpapalagay na nakatanggap na u marahil ay pakikipag-usap tungkol sa vhdl dito.
basta't ikaw ay sinusubukan upang matukoy ang combo na lohika na may mga variable na ikaw ay prety ligtas.
masaya 'RTL'ing
<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Ngiti" border="0" />
Hindi na kadalasan ay hindi ito ang kaso sa karamihan ng mga kasangkapan sa pagbubuo magagamit na ngayon.
Ang tanong ng synthesisable o hindi ay nakasalalay sa kung paano mo tukuyin / disenyo sa hdl.
Ako ipagpapalagay na nakatanggap na u marahil ay pakikipag-usap tungkol sa vhdl dito.
basta't ikaw ay sinusubukan upang matukoy ang combo na lohika na may mga variable na ikaw ay prety ligtas.
masaya 'RTL'ing
<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Ngiti" border="0" />