tungkol sa kawad at reg sa Instantiation

[wanida]

Hi.
Alam kong ang outputs na sa isang laging block ay dapat ideklara bilang "reg" hindi "kawad".
Sabihin natin module A ay may output outA at outB sa isang laging block kaya sila ay dapat na ipinahayag bilang "reg".
hal module (Ina, inB, outA, outB).

Ang aking mga katanungan:
Paano kung ang module A ay instantiated sa ibang module B at hindi mailagay sa isang laging block?Ay dapat na ito ay ipinahayag na bilang "kawad" sa module B?

At kung ano ang kung anuman sa mga output ng module A ay ginagamit lamang sa loob ng module B instantiates na ito, dapat diyan ay isang deklarasyon ng reg para sa mga na pangalan sa module B?

salamat.

 

[tariq786]

nito ang isang napakagandang katanungan.Ako had ang pagkapareho suliranin.

Ano ang iyong nais na gawin ay na kayo ay mag-ulat ito bilang kawad sa module kung saan ikaw ay instantiating ito.Ito ay kung paano ako did.Eksperimento at ipaalam sa akin ang malaman.

 

[wanida]

Oo, Ipinahahayag ko ang outputs na kawad sa itaas na module na instantiates ang mas mababang module.Ko mahahanap ang mga ito sa pamamagitan ng trial at error.Ako ay nagtataka kung mayroong isang malinaw na gabay sa anumang inirerekomenda dokumento sa ito?

Maaari ba akong ng halimbawa ng isang module sa loob ng isang 'laging @ (posedge clk)'?
Ako tried
datapuwa't could hindi.
Kaya kung hindi, akin hulaan ay atipan ng pawid ito ay nangangahulugan na: kung ako ay may ilang mga mas mababang modules sa isang top module clocked disenyo, ako ay dapat na magkaroon ng disenyo ng lahat sa mga bloke (submodules) bago instantiating ang mga ito nang sama-sama.Ito ba ay tama?

Ako pagpunta sa pamamagitan ng kung ano ang lahat ng newbies ay sa pamamagitan ng pagpunta o ako kulang na isang bagay na napakahalaga?

 

[Shahzad40]

Hindi, hindi ka maaaring magkaroon ng Instantiation sa laging block.Sa tuktok na antas ng module palaging binubuo ng ilang mga submodules (na kung saan ay instantiated).Ang mga nangungunang antas na module ay instantiations at (kung kinakailangan sa pamamagitan ng disenyo) nanggagalaing bloke (rehiyon ng laging block).Ang mga ito instantiations at hinaharangan ang nanggagalaing (kung mayroon) ay lahat ng kasabay sa bawat isa.
Tungkol sa iyong maagang katanungan.Oo, ang mga tuntunin na ang output ay maaaring ipinahayag bilang reg o net sa loob (sa module) externally ngunit ito ay maaari lamang na konektado sa isang net uri.
isang input port ay palaging isang lambat na uri at maaaring konektado sa isang panlabas reg o net.An inout port ay maaaring net uri lamang.
Hope this helps

 

[wanida]

Shahzad ...mo summarized ito ng mabuti para sa akin.Very helpful.Salamat.