tungkol sa cmos katha teknolohiya

L

lokesh garg

Guest
sa cadence im gamit ang umc 180nm ang teknolohiya labrary? sinuman sabihin sa akin kung anong katha tech na namin ay gumagamit ng alinman sa nwell / pwell o ginagamit namin ang twin-mahusay na proseso .... plz reply
 
RFMF: Alamin mula sa iyong PDK paglalarawan! Paano dapat ang namin alam mo na, kung saan proseso na gumagamit?
 
tingin i nito gamit ang proseso ng nwell im sinasabi ito dahil kapag pinili i nmos mula pdk hindi kami makakuha ng anumang mahusay para sa mga nmos. sabihin sa akin kung paano i lumipat sa twin mahusay proseso. kailangan i upang baguhin ang buong library na gamitin twin mahusay proseso???
 
[Quote = lokesh garg] tingin i nito gamit ang nwell proseso im sinasabi ito dahil kapag pinili i nmos mula pdk hindi kami makakuha ng anumang mahusay para sa mga nmos. [/Quote] Kanan. [Quote = lokesh garg] sabihin sa akin kung paano i lumipat sa twin mahusay proseso. [/Quote] Tanungin ang pandayan. [Quote = lokesh garg] ang kailangan i upang baguhin ang buong library na gamitin twin mahusay proseso??? [/Quote] Siyempre.
 
im pagtatanong tungkol sa tanong na ito dahil im pagkakaroon ng problema habang ginagawa ang LVS check. i gumawa ng layout ng op-amp sa UMC 180nm teknolohiya library, kung saan ay dalawang magkahiwalay na mga pin gnd at vout sa aking eskematiko ngunit sa layout ito ay nagpapakita ng pareho sa kanila konektado, iyon kung bakit ito ay nagbibigay sa error sa LVS check. sa isa sa mga post dito i basahin na im gamit ang nwell procell na may parehong substrate iyon kung bakit nito pagpapakita ng koneksyon sa pagitan ng lupa at vout. plz sabihin sa akin kung ano ang dahilan sa likod nito ...... salamat
 
[Quote = lokesh garg] sa isa ng post dito i basahin na im gamit ang nwell procell na may parehong substrate iyon kung bakit nito pagpapakita ng koneksyon sa pagitan ng lupa at vout. [/Quote] Hindi, ang uri ng proseso ay hindi kailanman kailanman ay ang dahilan para sa isang hindi nilalayong maikling-circuit sa pagitan ng mga node. Ito ay maaari lamang magresulta mula sa layout henerasyon, alinman nilikha ng awtomatikong o sa pamamagitan ng tao pagkilos. [Quote = lokesh garg] plz sabihin sa akin kung ano ang dahilan sa likod nito ...... salamat [/quote] bellona ipinapahiwatig ang isang posibleng dahilan (pcell pagyupi bago layout paglikha). Subukan at mahanap ang posisyon ng maikling gupit, pagkatapos ay maayos ito. Kung kailangan mo ng tulong, mag-post ng isang clipping ng output stage bahagi ng layout. Dinagdag mo ba feedback sa iyong opAmp? Kung gayon, ring lagyan ng check ang koneksyon mula sa vout sa mga aparato ng feedback para sa isang posibleng GND maikling.
 
doon ay walang feedback sa aking circuit at i-check ..... ay i bigyan ang u snapshot ng CKT sa ilang oras
 
[Quote = lokesh garg] tingin i nito gamit ang nwell proseso im sinasabi ito dahil kapag pinili i nmos mula pdk hindi kami makakuha ng anumang mahusay para sa mga nmos. sabihin sa akin kung paano i lumipat sa twin mahusay proseso. kailangan i upang baguhin ang buong library na gamitin twin mahusay proseso??? [/quote] kung ang iyong kit ay MM / RF, may triple kahusay ang pagpipilian na kung saan ang mga nmos maaari sitting sa indibidwal p-mahusay na (ito ay tinatawag na T na rin) at pmos sitting sa n-mahusay. tagay
 
maaari u sabihin sa akin kung paano ma-access ang T-mahusay na pagpipilian, i MM / RF kit ...
 
[Quote = lokesh garg] maaari u sabihin sa akin kung paano ma-access ang T-mahusay na pagpipilian, i MM / RF kit ... [/quote] ang mga transistors may triple mahusay na pagpipilian ay tinatawag N_BPW_18_MM at N_BPW_33_MM. Tumingin sa kanilang mga layout, at maaari mong makita ang Twell. Lahat ng iba pang nmos walang mahusay na sa pamamagitan ng default, at kailangan mo upang magdagdag ng contact sa p-sub, kung saan ay ang default na substrate.
 
im pagkakaroon ng prb, aking lyaout pa rin may hindi kumpleto lambat ay maaaring im nawawalang isang bagay, maaari sinuman sabihin sa akin kung paano upang kumonekta N + poly risistor sa layout, im-attach ang maaaring eskematiko at layout ng risistor na im gamit
 
[Quote = lokesh garg] im pagkakaroon ng prb, aking lyaout pa rin ay may hindi kumpleto lambat maaaring ma-im nawawalang isang bagay, Maaari sinuman sabihin sa akin kung paano upang kumonekta N + poly risistor sa layout, im-attach maaaring eskematiko at layout ng risistor na im gamit [/ quote fine ang] metal 1 para sa terminal plus at neg. kailangan mong sub contact para sa n-mahusay.
 
sa aking layout nito pa rin sinasabi may dalawang hindi kumpleto lambat, ngunit kapag nagpatakbo i DRC at LVS sinasabi nito na error hindi. posible o anumang mali sa ito .... plz sabihin sa akin
 
[Quote = lokesh garg] sa aking layout nito pa rin sinasabi may dalawang hindi kumpleto lambat [/quote] [quote = wpchan05] ... kailangan mong sub contact para sa n-mahusay. [/Quote] Lokesh, hindi ko ng UMC kit, kaya hindi ko alam kung saan na rin ang iyong risistor namamalagi, dahil hindi mo ipaliwanag ang mga layer. Sa anumang kaso, dapat kang magtalaga ng isang nakapirming antas ng potensyal sa mahusay. Kung ito ay isang n-mahusay, alinman sa VDD o GND = VSS, makita ang iyong PDK docu, o lamang na subukan ito. Kung p-mahusay na (o isang p-nang maayos sa isang n-na rin - ie ng T-rin), ikonekta ito sa GND (at ang n-na rin sa VDD). Ilagay ang mga contact sa buong istraktura ng risistor - bilang marami hangga't maaari - at ikonekta ang mga ito sa naaangkop na mga potensyal na sa pamamagitan ng metal1. Ito ay ang mga kinakailangang 3rd-terminal na koneksyon.
 
hindi ito ang aking tanong ngayon? DRC at LVS ay hindi pagbibigay ng anumang uri ng error ngunit pa rin ang may dalawang hindi kumpleto lambat? ito pinong o mayroong anumang mali sa ito?
 
mahal Lokesh, unang tiyakin na ang impormasyon ng iyong pagbabahagi dito ay hindi proprietry ... ng d paraan .. ito ay error bullk contact .. suriin ang ur ERC database .. dapat mong pagkuha ng lumulutang nwell error .. Deepak.
 
Hi Lokesh, Kapag mong makita ang iyong eskematiko may dalawang hiwalay na mga koneksyon ng lupa. 1. VSS koneksyon 2. gnd koneksyon Kung mong suriin ang gnd koneksyon ito ay konektado sa ang kapasitor C1 na ang isang dulo ay conncted sa VOUT at iba pang sa gnd at maramihan sa VSS koneksyon. sa gayon ay dapat na mayroong ilang iba pang mga layer (mahanap ito sa iyong pdk) na dapat mong masaklawan ang VSS koneksyon o sa gnd connection.else lilitaw ito bilang short.hence nakakakuha ka ng maikling pagitan ng VOUT at VSS. Salamat, yaasi
 

Welcome to EDABoard.com

Sponsor

Back
Top