Tulong PLZ!! FPGA Clock-paglikha ng isang orasan mula sa input orasan

F

fallingrain_83

Guest
Kumusta ang lahat ng gusto kong creat ng orasan mula sa input ng orasan na may mas dalas Sinubukan ko ito, subalit hindi ito gumagana module (Clk, ...) input Clk; / / konektado sa C9 pin ng Spartan3 XC3S200 reg [0:25 ] count; reg clk2; allways @ (posedge Clk) simulan bilangin
 
Kung aalisin mo ang pangalawang laging block, ang disenyo dapat talaga gumagana bilang isang 2 ** 26 orasan divider.
 
ngunit mayroon akong gawin ang s.th sa aking laging i-block kung alisin ko na mayroon akong sa Chek clk2 sa pamamagitan ng kung at Mayroon akong isang error sa syntax na ito: lways @ (posedge Clk) simulan bilangin
 
ngunit mayroon akong gawin ang s.th sa aking laging i-block kung alisin ko na mayroon akong sa Chek clk2 sa pamamagitan ng kung at Mayroon akong isang error sa syntax na ito: lways @ (posedge Clk) simulan bilangin
 

Welcome to EDABoard.com

Sponsor

Back
Top