tiyempo at lohika yugto para sa FPGA

[davyzhu]

Sa ibaba cited mula sa Xilinx techxclusive, ngunit kung paano ang tungkol sa mga tagahanga sa labas ng bawat net ay may relasyon sa mga malawak na function inputs?At ilang ang isa na sinasabi sa akin ang perpektong lohika yugto na ito ay hindi na mas malaki kaysa sa 3, kung gaano karaming mga yugto ay pipiliin mo?At isang ugok katanungan: kung saan ang mag-set na ito na parameter sa Ise?

Kung iyong nais na patakbuhin sa 200MHz sa isang Virtex-II -5 bahagi (sa pamamagitan ng pagka-antala LUT sa X / Y output ay 0,44 ns), ikaw ay dapat na limitasyon ang code na gumamit ng hindi hihigit sa 6 na lohika na antas bago nakarehistro.

You must also consider the placement of that logic.

Na ang mga halaga sa isang 4096-bit malawak function ipinatupad sa 6 na mga antas ng lohika, at ito ay maaaring pa ring matugunan ang tiyempo. Ito ay hindi isang function at malamang ay maaaring maging tila takda since kailangan mong ilagay sa isip ang fan out (albeit isang limitadong kadahilanan sa Virtex-II) ng bawat net.
Kailangan mo ring isaalang-alang ang paglalagay ng mga na lohika.Sa ibang salita, bigyan ang iyong sarili ng isang unan upang pahintulutan para sa mga pagkakalagay at direksiyon na maaaring kaya limitasyon ang mga function sa 256 inputs, na kung saan ay isang napaka lapad function.

DAVY

 

[mark_yeh]

kung ano ang dosis "lohika antas" mean?at kung paano upang bawasan ang antas ng lohika sa HDL code?salamat.

 

[taotaocui]

Ang pinakamahusay na paraan ay sa iyong HDL code.
Kung ikaw target na tumakbo sa itaas 200MHZ, kailangang magpatala ang mga resulta na combinational more
hangga't maaari.
Na sabihin, sa pagitan ng dalawang mga antas ng registers, ikaw circuits na kumbinasyon ay hindi maaaring mas mataas.

 

[davyzhu]

"lohika antas" ay ang mga antas ng LUT sa iyong combinational lohika.