[Tanong] orasan gating cell

[gerade]

Hi, Lahat, kasalukuyan namin nakatagpo ng isang problema sa orasan gating cell. Synplify palaging nagdadagdag ng isang AT gate sa likod ng trangka, ang mga input sa AT ay isang pandaigdigang orasan (karaniwan ay sa ISO suffix) at ang orasan na binuo mula sa trangka. ang VHDL ay ipinapakita sa ibaba, ang library ieee; gamitin ieee.std_logic_1164.all; entity clock_gating ay port (CPEN: out std_ulogic; CP: sa std_ulogic; en: sa std_ulogic; Te: sa std_ulogic); end clock_gating; architecture rtl ng clock_gating ay signal latch_enable_s: std_ulogic; clk_latched_s ng signal: std_ulogic; signal clk_enable_s: std_ulogic; magsimula - O gate para sa Te bago ng orasan latch_enable_s gating aldaba

 

[gerade]

Maaari sinuman ninyo akong tulungan?

 

[r_e_m_y]

Hi gerade, Kapag isulat mo:

 clock_gating_latch: proseso (CP, latch_enable_s) simulan kung (CP = '0 ') pagkatapos clk_latched_s