Synthesising Problema gamit Leonardo

[salamander]

Hi, Ako ay isang mag-aaral at nakabuo ng isang medyo simpleng serial interface gamit verilog. Ngayon Gusto kong Synthesise ng code sa flash ito sa isang fpga, ngunit nabigo ako sa lahat ng oras na may error: "isang gnd net ay hinihimok sa pamamagitan ng primitive gate (s)", kahit na ito ay gumagana pa rin sa simulator (Modelsim) . Siguro maaari mong makakatulong sa akin upang mahanap ang pagkakamali (ko talagang sinubukan ng isang mahabang panahon) Ang aking trabaho ay matatagpuan dito: http://doorbreak.etowns.net/icd2/verilog.zip salamat ng maraming para sa iyong tulong at marahil ay maaari mo ring sabihin sa akin kung ano pa ang maaari kong gawin ng mas mahusay na paraan taong gustong init

 

[khorram]

Sa linya 60 ng vdirect_transceiver.v, dapat kang magtalaga ng "0" sa "next_bit_counter" hindi "bit_counter". Sa tingin ko ang "byte_to_transceiver" input ay hindi kailanman ginamit, kaya ang pagbubuo tool uugnay sa mga ito sa GND. Regards, KH