std_logic_vector sa integer sa VHDL

[dumindu89]

Kumusta ako sinusubukang i-convert ang isang std_logic_vector sa integer. Narito ang kung paano ko ginawa ang std_logic_vector sa integer conversion.

library IEEE; paggamit IEEE.STD_LOGIC_1164.ALL; paggamit IEEE.NUMERIC_STD.ALL; entity programmable_divider port (Clk: sa std_logic; clk_out: out std_logic; divide_value: sa std_logic_vector (9 downto 0)); pagtatapos programmable_divider; architecture asal ng programmable_divider ay signal counter, programmable_divide: integer: = 0; simulan ang programmable_divide

 

[dftrtl]

Maaari mong kumpirmahin kung ano ang eksaktong resulta na sinusunod mo ang output?

 

[alexan_e]

Tingin ko ang error ay marahil dahil sa ang pagpapatupad ng counter / divider sa halip na ang conversion.

 

[dumindu89]

Narito ang buong code ... [Syntax = vhdl] library IEEE; paggamit IEEE.STD_LOGIC_1164.ALL; paggamit IEEE.NUMERIC_STD.ALL; entity programmable_divider port (Clk: sa std_logic; clk_out: out std_logic; divide_value: sa std_logic_vector (9 downto 0)); pagtatapos divider , architecture asal ng divider ay counter ng signal, programmable_divide: integer: = 0; simulan programmable_divide

 

[pini_1]

Kumusta ako sinusubukang i-convert ang isang std_logic_vector sa integer. Narito ang kung paano ko ginawa ang std_logic_vector sa integer conversion. Ngunit ito ay hindi ibinigay ang tamang output kapag nagpasok ako 4 bilang binary (0000000100) sa simulation sa pamamagitan ng Quartus II 7.2 (Ang aparato ay: MAX II EPM240T100C5). Ibig sabihin ko divider ay dapat hatiin ang Clk sa pamamagitan ng 4. Sa halip na na sinusunod ko sa paligid hatiin sa pamamagitan ng 5 o 6. Mangyaring makakatulong sa akin upang malutas ang kasong ito

Baka gusto mong kumuha ng hitsura sa mga sumusunod na link na sa palagay ko ay maaaring magbigay sa iyo ng ilang mga ideya at mga magaling na halimbawa:. "... Sa isang conversion ng verilog sa VHDL, ito function na. Dahil ito ay simpleng upang isulat ito, hindi ko abala upang tumingin sa isang library na ito function na Ang VHDL code, para sa katangian ng conversion, ay ipinapakita sa ibaba: function na unsigned_to_logic_vec (a: unsigned) return std_logic_vector ... " + + + P :/ / bknpk.no-ip.biz/my_web/MiscellaneousHW/vhdl_function_convert_unsigned_to_std_logic_vec.html "... debug VHDL conv_integer function na." Minsan ang function nag-crash (gamit ang mga GHDL-free VHDL simulator): + + + p :/ / bknpk.no-ip.biz/my_web/MiscellaneousHW/vhdl_conv_integer_debug.html