Set Up Time Violation

R

ryusgnal

Guest
Maaari kahit sino tumulong ako sa mga circuit sa ibaba.Mayroon bang anumang paglabag ng setup para sa circuit?Kung oo, ano ang paglabag sa setup ng oras?Ano ang dapat kong gawin upang ayusin ito?<img src="http://img516.imageshack.us/img516/4711/setupjp8.jpg" border="0" alt="Set Up Time Violation" title="Set Up Time Violation"/>
 
Set up ang oras sa walang anuman kundi ang panahon na kung saan ang data input sa kabiguan ay dapat na may-bisang bago ang paglipat ng orasan nangyayari ...ibig sabihin normal pagsikat gilid ng orasan ...

Sa tingin ko ang data ng dito ay sapat na ...kailangan mong babanggitin ang orasan panahon at ang set up ng mga oras ng pagkabigo ...maaari mong maiwasan ang set up ng mga oras na paglabag sa pamamagitan ng pagdaragdag ng orasan panahon ...ang kalagayan upang maiwasan ang set up ng mga oras na paglabag ay
Tclk> = Tclk-q Tsetup Tcomb - Tskew

 
Tclk Tskew (min)> = Tclk-q (reg1) Tcomb (max) Tsetup (reg2)

 
deh_fuhrer wrote:

Tclk Tskew (min)> = Tclk-q (reg1) Tcomb (max) Tsetup (reg2)
 
setup ng paglabag ay may
gamit ang equation na
Tclk1 Tclktoq Tcomb <= Tclk2 Tperiod-TsetupAdded matapos ang 2 minuto:setup ng paglabag ay tinanggal na ang paggamit ng decrasge ang data pagkaantala path at paglakas ng orasan na panahon. gamit ang isa sa u tanggalin ang setup ng paglabag saAdded matapos ang 1 minuto:vamsi

 
ryusgnal wrote:deh_fuhrer wrote:

Tclk Tskew (min)> = Tclk-q (reg1) Tcomb (max) Tsetup (reg2)
 
U maaari ring alisin ang setup ng paglabag sa pamamagitan ng pagbibigay muticycle path ......
na marahil ay depende sa disenyo ....

 

Welcome to EDABoard.com

Sponsor

Back
Top