RTL tanong

S

sree205

Guest
Hi,
Ipagpapalagay na nakatanggap ang parehong source orasan ay ginagamit para sa buong disenyo, ano ang mga kalamangan at kahinaan ng mga gumagamit ng mga maramihang laging bloke para sa iba't-ibang mga senyas, ibig sabihin, ang isa laging block para sa isang senyas at iba pa?Akala ko ito ay makakatulong sa debugging.

Ay ito ipinapayong gamitin lamang ng isang solong bloke palagi para sa buong disenyo?Kung gayon, ang iba't ibang mga signal, kung sila ay may iba't-ibang kondisyon, ay bunched sama-sama sa isa sa laging block.Mayroon bang anumang bentahe ng paggawa ng ito sa ganitong paraan?

 
Sree,

Hindi ako sigurado kung may kongkreto na sagot para sa iyong katanungan.

Subalit kamakailan sa isang pagpupulong ko malaman ang isa sa mga pakinabang ng paggamit ng iba't ibang laging block para sa iba't-ibang mga senyas na ito ay nakakatulong na ang pagpapatunay na engineer upang makakuha ng kanyang target na code sa coverage na may mas kaunting mga testcases.

Paano ka na got ang sagot ..kung paano?

Anumang paraan na ito ay palaging magandang sa may iba't-ibang set ng mga senyas (i mean independiyenteng sa bawat isa) sa isang iba't ibang mga laging block.

Higit pang mga karagdagang Gusto ko makita ang mga pamamaraan sa paggamit palaging mga bloke ay ayon sa layunin na makamit mula sa mga partikular na block.Halimbawa ang susunod na nagde-decode ng estado na lohika ng FSM.Isang partikular na sitwasyon o kaso sa disenyo ay maaaring makamit sa maraming iba't ibang paraan, ngunit may mga bagay na tiyak na isa sa mga pinili.Ang ilan sa kanila ..kayang mabasa (iyung problema kapag gumamit ka ng isa lamang laging block), karagdagang EDA tools pagganap sabihin ay maging alinman sa simulator o pagbubuo o STA.

Karagdagang ko malakas na hindi sumasang-ayon na ang buong disenyo ay dapat naka-code sa isa sa laging block.Para sa mga halimbawa kung paano mo / pansing namin kung sakaling ang aking mga disenyo ay nangangailangan ng higit pa sa isang FSM?

Cheers

 
Mayroon bang anumang dokumento o mano-manong sumusuporta sa argumento na ito?Ako personal na palagay na kung may iba't-ibang mga r laging blocks, ito ay tumutulong sa pag-unawa sa pangkalahatang pananaw ng sistema ng isang maliit na mas mahusay kaysa sa kung clubbed nito sa higit na maliit no.ng laging hinaharangan.ngunit, nito lamang haka-haka.

 
Ito ay magandang gamitin ng maramihang laging block para ilarawan ang inyong code.
kung gagamitin mo lamang ang nag-iisang laging block sa iyong code, ito ay function sa kanan.
ngunit ito ay resulta ng isang napaka-slow pagganap kunwa.
para sa mga may mga kaya maraming mga senyas sa listahan ng sensitivity.

 
kami ay pakikipag-usap tungkol sa kasabay na disenyo dito.kaya, walang tanong ng maramihang mga senyas sa listahan ng sensitivity.kung u makita ang aking unang post, ako ay may nabanggit sa iisang pinagmulan orasan ginagamit.

 
Gamit ang isang solong laging block ay isang masamang kaugalian disenyo.Mahirap nito upang mapanatili at debug.
Maramihang laging blcok ay mas nakabalangkas na paraan.
Sa isang solong laging estilo ng coding, ikaw ay basahin ang mga senyas, na kung saan ay may mga nakatalagang sa parehong laging block, na maaari kitang ipakilala eaisly sinasadya error.Muli ay kayo ay bihirang-ingat ang tungkol sa di-pagharang at pagharang ng mga takdang-aralin.

Muli wala functionally sa maling gamit ang isa laging blcok estilo ng coding, nito lamang ay tila tulad ng isang malaking gulo.
Hope it helps,
Aviral Mittal

 
Ang paggamit ng maramihang laging hinaharangan slows down kunwa, sapagkat para sa bawat laging block ang kaganapan pila ay nag-trigger na nagiging sanhi ng kunwa sa slow.If u gumamit ng isang solong bloke lagi ang kaganapan pila ay nag-trigger ng isang beses lamang na tumutulong sa kunwa sa bilis ng up.OK na abot ng pag-unawa ang code ng maramihang laging hinaharangan ang maaaring makatulong ngunit ur kunwa bilis ay pupunta pababa.May isang papel sa iba't-ibang estilo ng coding na tulong sa pagbaybay up kunwa.
http://www.sunburst-design.com/papers/CummingsICU1997_VerilogCodingEfficiency.pdf

Salamat,
Nithin
Paumanhin, ngunit kailangan mong mag-login in upang makita ang attachment na ito

 
Blodocking assignmentAdded matapos ang 1 oras 22 minuto:Ito ay mabuti

 
gumagamit ng mga maramihang palaging o proseso ay hindi lamang maging madali para sa kunwa, ngunit din gawin itong mas mahusay para sa synthsis.customly kami ay hilig na magkaroon ng mga sumusunod patakaran kapag sumulat namin rtl code: 1 funtion-related combinational lohika sa isa sa laging o proseso ng 2 ay hindi magkaroon ng maramihang mga clocks sa isa sa laging o paraan maliban kung ang i-sync ang circuits 3 may FSM sa malayang palaging o proseso, siyempre may mga iba na mga patakaran, maaari kayong sumangguni sa ilang mga papel tungkol sa synthsis
Huling na-edit sa pamamagitan ng benzwishc sa Hunyo 14, 2006 11:15; edited 1 time in total

 
Hi Nitin_eda,
ako basahin ang mga papel.Sa pagpapakilala mismo, sinasabi nito na ang mga kapaki-pakinabang para sa mga modelo at testbenches.ay ang parehong mga alituntunin ay naaangkop para sa RTL?

 
Para sa RTL na ito ay hindi mahalaga kung u gumamit ng isang solong bloke palaging o maramihang laging blocks, dahil ang synthesized circuit sa parehong mga kaso ay ang parehong.

Salamat,
Nithin

 
Ito ay bagay na kung ikaw ay may isang solong bloke laging may isang malaking listahan ng sensitivity vs maramihang laging hinaharangan lamang ng ilang mga senyas na mahalaga para sa partikular na piraso ng lohika.

Ang pagkakaroon ng isang solong bloke laging may maraming input signal karaniwang compiles sa isang bagay na mas malaki at mas kumplikado kaysa sa mga maliliit na laging hinaharangan.Ito ay maaaring madaling napapatunayan sa pamamagitan ng pagsasagawa ng isang tumingin sa isang synthesized resulta.Isang malaking, laging nag-iisang block ay mas mahirap na mapanatili, maaaring ma-trigger dahil sa unintended signal, at ito ay mahirap i-debug.

Kunwa ay maaaring o hindi maaaring bilis up.Hindi ito ang isyu.Ano ang mahalaga ay ang hardware ay modeled at ito ay gumagana nang maayos.Bilis maaaring madaling nadagdagan sa pamamagitan ng pagbili ng memory o mas mabilis na mga computer - parehong relatibong maliit na tilad sa panahong ito.Real hardware ay binubuo ng maraming maliliit na mga bloke ng lohika.

Gawin ang iyong buhay sa pamamagitan ng mas madali coding sa mas maliit na bloke.

 
u maaari makita sa ang tanong sa unang pahayag nito mismo nakasulat na ito ay isang kasabay laging block.kaya kung paano gumagana ang ur laging block makuha ang nag-trigger sa pagkakaiba-iba sa mga senyas na iba sa orasan.kapag ur gamit ang isang solong bloke palaging o maramihang laging block na may parehong naghuhudyat sa kalagayan, ang synthesized ciruit ay magiging pareho at iyan ay para sa sure.Maintainability at debugging ay ur problema

 
Nithin, ito ay hindi nito ipinapahiwatig na may isa kasabay laging block.Siya lamang mentions na ito ay isang disenyo sourced sa pamamagitan ng isa sa orasan.Kaya, disenyo ang pinaka-malamang na naglalaman ng isang halo ng mga flops sa isang solong domain orasan at combinational lohika.

 
Ok sabihin kung may combo at isa orasan o sabihin dalawang clocks, pagkatapos ay maaari ko bang gamitin ang lahat ng mga senyas ng pagpapalit sa isang partikular na orasan sa isa sa laging block at ang lahat ng combo lohika sa ibang laging block.Sa tingin ko wala na problema sa na.
laging @ (posedge clk1)
simulan
........
wakasan
laging @ (posedge clk2)
simulan
........
wakasan
/ / Para sa combo
laging @ *
simulan
........
wakasan

Salamat,
Nithin

 
Kung na combo block ay naglalaman ng isa estado makina at pagkatapos ay hindi ko nakita ang isang suliranin sa alinman.Subalit kung ikaw ay paghahalo machine ng estado sa loob ng isang combo block, at pagkatapos ay nakuha mo ang problema ng isang (o sa halip, ang isang malaking sakit ng ulo).

 
Kung ur gamit ang isang solong magsink orasan y dou kailangan signas input sa listahan ng sensitivity? Ang orasan at i-reset ang dapat ay naaangkop.at kung may combo lohika sa loob ng isang laging block pagkatapos lamang ng mga bagay na kunwa.sa wakas, ang lahat ng gusto natin ay isang matagumpay na synthesizable RTL na may code ng anumang setup at hold timeviolations at perpektong timing na doesn't matter kung maraming lagi o nag-iisang orasan.

pagbati
masakit

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top