proyekto sa System Verilog

[kandaka]

Hi,
I am planing na bumuo ng System Verilog kapaligiran para sa anumang mga aplikasyon mula sa mga
stratch.So, maaari kahit sino iminumungkahi sa akin tungkol sa isang bagay na ito.Thanks in advance.

 

[jimjim2k]

Hi

R u ibig sabihin nito para sa mga IDE systemVerilog?tnx

 

[sivamani]

Maaari ninyo pls elabarate pa .........

 

[kandaka]

talagang i am bago sa sv at VMM.So planing upang bumuo ng kapaligiran para sa anumang mga protocol o DUT sa gayon ako ay maaaring gamitin ang mga pangunahing katangian ng sv.

Mangyari lamang na iminumungkahi sa akin tungkol na ito