S
skycanny
Guest
Hi, sa lahat ng mga guys na Paggamit ng development tool na ibinigay sa pamamagitan ng Altera, binuo ko ang isang LPM DCFIFO bilang VHDL, na malalim na ay 128 at na ang lapad ay 16bits. Pagkatapos ko instantiated DCFIFO na ito sa isang top-level na file VHDL, at may lamang ito ng isang bahagi DCFIFO sa ang top-level na file VHDL. Ko ang pre-simulation sa pamamagitan ng Modelsim, ang resulta ay OK. Matapos ang pagpapatupad ng disenyo sa bagyo II pamilya aparato, ako makakapag-post simulaiton ng Modelsim pati na rin. Subalit, ang resulta simulation ng post ay may ilang mga problema. Una, ang unang salita matapos ang "rdreq" aktibo tumatagal 2 "rdclk" na orasan. Pangalawa, matapos "rdreq" hindi aktibo at aktibo muli, isa data loses. Ko ang parehong. maliban sa bagyo, Stratix pamilya aparato, ang simulation ng post ay mabuti. Kaya, hindi ko alam ang mga resons para sa mga problema. Kung balewalain ko ang mga problema, ang dosis LPM DCFIFO gumagana ng maayos sa aktwal na bagyo pamilya II aparato. Ang tulong Anumang ay appreciated!